LDO 설계에서 PSRR과 과도 응답 균형 맞추기
약 70초
학부 아날로그 IC 설계 수업, LDO 레귤레이터 설계 프로젝트
학부 아날로그 IC 설계 수업에서 LDO 레귤레이터를 설계했을 때, 전원 설계의 복잡함을 처음 실감했습니다. PSRR(전원 잡음 제거비)을 높이면 위상 여유가 줄어들어 과도 응답이 불안정해지는 트레이드오프가 있었습니다. 보상 네트워크 파라미터를 바꿔가며 시뮬레이션을 반복했고, PSRR 40dB 이상을 유지하면서 과도 응답 언더슈트를 5% 이내로 맞추는 조건을 찾았습니다. 전원 설계는 안정성·잡음·부하 응답 세 가지를 동시에 고려해야 한다는 걸 배웠습니다. 설계 사양을 먼저 명확히 정해두지 않으면 어느 특성을 희생할지 판단 기준이 없어진다는 것도 그때 알았습니다.
출력 커패시터 선택이 안정성에 그렇게 큰 영향을 준다는 걸 시뮬레이션에서 직접 확인했습니다.
이 결의 특징
이 결은 작은 오류에서 배운 교훈을 체계적인 절차로 옮기는 학습 패턴을 보여줍니다. 변수를 통제하는 습관이 형성된 흔적이 있습니다.
이 결이 통하는 자리
재현성을 중시하는 환경에서는 이 접근법의 효율성이 검증됩니다. 변수 관리와 추적 가능성을 중요하게 여기는 조직에서 통합니다.