이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
학부 검증 프로젝트에서 SystemVerilog 인터페이스를 활용해 DUT와 테스트벤치를 분리하는 구조를 처음 만들었습니다. 인터페이스를 쓰니 신호 연결 오류가 줄고 테스트벤치 수정이 쉬워졌습니다. UVM scoreboard에서는 기대값 계산 모델과 실제 DUT 출력을 자동으로 비교하도록 설계했고, 수동 확인 없이 오류를 잡을 수 있었습니다. 커버리지 리포트를 처음 봤을 때 내가 검증하지 않은 경로가 절반이상 남아 있다는 걸 확인하고, 시나리오를 추가했습니다.
기능 커버리지 목표를 먼저 정하고 역방향으로 시나리오를 채우는 방식이 더 효율적이라는 걸 배웠습니다. 검증이란 통과시키는 게 아니라 빈틈을 찾는 일이라는 걸 그 경험에서 알았습니다.
검증 환경을 처음 만들 때 매번 새로 짜는 구조는 버그가 생기기 쉽고 유지보수가 어렵다는 걸 경험했습니다. 프로젝트마다 비슷한 시퀀스를 반복 구현하다 보니 같은 실수가 다른 프로젝트에서 반복됐습니다. UVM Agent 구조를 학습하면서, 드라이버·모니터·시퀀서를 분리하면 어떤 DUT에도 붙일 수 있는 재사용 가능한 컴포넌트가 만들어진다는 것을 배웠습니다.
파라미터화된 시퀀스 라이브러리를 만들면 새 프로젝트에서 검증 환경 세팅 시간이 줄어드는 것도 확인했습니다. 재사용 설계는 처음에 더 시간이 걸리지만, 두 번째 프로젝트부터 회수되는 구조라는 걸 이해하게 됐습니다. 검증 환경 설계에서 재사용성을 처음부터 고려하는 것이 프로젝트 전체 비용을 줄입니다.
SystemVerilog 수업에서 랜덤 검증의 힘을 처음 이해한 것은 수동으로 짠 시나리오만으로는 코너 케이스를 놓치기 쉽다는 걸 경험한 뒤였습니다. randc로 순열 없이 전체 공간을 탐색하도록 설정했더니 수동으로는 생각하지 못한 경계 조건에서 버그가 나왔습니다. covergroup으로 기능 커버리지를 수집하면서 아직 자극이 닿지 않은 상태 조합을 시각적으로 확인할 수 있었습니다. 랜덤 시드를 고정하면 같은 버그를 재현할 수 있다는 것도 중요한 점이었습니다.
랜덤 커버리지 클로저 기준을 사전에 정의하지 않으면 어느 시점에 검증이 충분한지 판단하기 어렵습니다. 검증 완료 기준은 통과 케이스 수가 아니라 커버리지 달성률로 정의하는 것이 맞는 방향이라고 생각합니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 DB그룹 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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