이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
학부 아날로그 IC 설계 수업에서 LDO 레귤레이터를 설계했을 때, 전원 설계의 복잡함을 처음 실감했습니다. PSRR(전원 잡음 제거비)을 높이면 위상 여유가 줄어들어 과도 응답이 불안정해지는 트레이드오프가 있었습니다. 보상 네트워크 파라미터를 바꿔가며 시뮬레이션을 반복했고, PSRR 40dB 이상을 유지하면서 과도 응답 언더슈트를 5% 이내로 맞추는 조건을 찾았습니다. 전원 설계는 안정성·잡음·부하 응답 세 가지를 동시에 고려해야 한다는 걸 배웠습니다. 설계 사양을 먼저 명확히 정해두지 않으면 어느 특성을 희생할지 판단 기준이 없어진다는 것도 그때 알았습니다.
출력 커패시터 선택이 안정성에 그렇게 큰 영향을 준다는 걸 시뮬레이션에서 직접 확인했습니다.
전원 설계에서 LDO 외에 스위칭 레귤레이터 설계도 수업에서 다뤘습니다. Buck 컨버터의 효율이 LDO보다 높지만, 스위칭으로 인한 출력 리플과 EMI 문제가 새롭게 생겼습니다. 인덕터 값과 스위칭 주파수를 바꾸면서 리플 전압을 줄이는 방향으로 시뮬레이션을 반복했고, 출력 커패시턴스와 ESR 조합이 리플 크기에 생각보다 큰 영향을 준다는 것을 배웠습니다. 부하가 갑자기 변할 때 과도 응답이 얼마나 빠르게 수렴하는지도 확인했는데, 제어 루프 대역폭을 넓힐수록 안정성 마진이 줄어드는 트레이드오프가 LDO와 같은 패턴이었습니다. 전원 설계는 어떤 방식을 쓰더라도 효율·잡음·안정성 세 가지를 동시에 최적화해야 한다는 것이 공통 원칙이었습니다.
아날로그 전원 설계에서 바이어스 전류 설계가 전체 회로 성능에 얼마나 영향을 주는지를 학부 과제에서 처음 이해했습니다. 연산 증폭기의 꼬리 전류를 늘리면 대역폭이 커지지만, 정적 전력 소모도 함께 늘어나는 구조였습니다. 전류 미러를 활용해 여러 증폭단의 바이어스를 하나의 기준 전류로 공유하도록 설계했고, 전류 변동이 한 곳에서 생기면 전체 증폭기 특성에 영향을 준다는 것도 확인했습니다.
바이어스 설계를 코너 시뮬레이션으로 먼저 검증하지 않으면 온도나 전압 변동에서 동작이 불안정해질 수 있습니다. 이 경험에서 아날로그 회로는 코너 조건에서 설계를 검증하는 것이 정상 조건보다 더 중요하다는 것을 배웠습니다. 코너 시뮬레이션은 선택이 아니라 설계의 일부입니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 DB그룹 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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