EDA Tool을 활용한 경험이 있다면, 어떤 작업을 수행하셨나요?

학부 디지털 IC 설계 수업에서 Synopsys Design Compiler로 RTL 합성을 처음 해봤습니다. 합성이 끝난 넷리스트를 IC Compiler로 배치·배선하면서 타이밍 클로저가 가장 어려운 단계라는 걸 배웠습니다. 합성 조건을 바꾸면 면적·타이밍·전력 사이의 트레이드오프가 달라지는데, 어떤 제약을 먼저 맞출지 기준을 정하는 게 핵심이라는 걸 알았습니다. STA(정적 타이밍 분석) 리포트에서 크리티컬 패스를 찾아 로직 깊이를 줄이거나 버퍼를 추가하는 방식으로 타이밍을 맞췄습니다. Tcl 스크립트로 플로우를 자동화하면서 반복 작업을 스크립트로 대체하는 것이 시간을 얼마나 줄이는지를 실감했습니다.

EDA 툴은 명령어보다 플로우를 이해하는 것이 먼저라는 걸 그때 배웠습니다. 이후 저는 새 툴을 배울 때 전체 플로우 구조부터 파악하는 습관이 생겼습니다. 개별 명령어보다 흐름을 아는 것이 디버깅 시간을 줄여줍니다.