(직무면접) Verilog와 C언어의 가장 큰 차이가 뭔줄 아시나요?

Verilog와 C의 가장 큰 차이는 실행 모델이라고 생각합니다. C는 명령이 순서대로 실행되는 순차 실행 언어지만, Verilog는 하드웨어를 기술하는 언어라 여러 블록이 동시에 동작하는 병렬 실행이 기본입니다. 수업에서 처음 Verilog를 배울 때 가장 어색했던 부분이 바로 이것이었습니다.

C처럼 if-else를 써도 되지만, 실제로는 클록에 동기화해서 레지스터가 업데이트되는 방식으로 동작한다는 걸 오실로스코프로 파형을 보면서 이해했습니다. 또 C는 컴파일 후 프로세서에서 실행되지만, Verilog는 합성(Synthesis) 과정을 거쳐 실제 게이트 회로로 변환됩니다. 이 차이가 중요한 이유는, Verilog로 잘못 짜면 합성 불가능한 코드가 만들어질 수 있기 때문입니다. 동기/비동기 설계를 구분하고 always @(posedge clk) 같은 클록 도메인을 명확히 이해하는 것이 핵심이라고 배웠습니다.