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테스트벤치 구조 이해→드라이버·체커→커버리지→한계 결
Verilog로 테스트벤치를 작성한 경험은 수업 과제에서 간단한 FIFO 모듈 검증을 진행한 것입니다. 테스트벤치는 DUT(Device Under Test)에 입력을 공급하는 드라이버 부분과 출력 결과를 기대값과 비교하는 체커 부분으로 나눠 작성했습니다. 드라이버에서는 경계 조건, 최대 채움, 비어 있는 상태에서의 읽기 시도 같은 케이스를 포함해 테스트 패턴을 설계했습니다. 체커에서는 $display와 $error를 사용해 실패 케이스를 시뮬레이션 로그에 출력하고 어느 시점에서 불일치가 발생했는지 확인했습니다. SystemVerilog는 수업에서 assertion 문법을 다뤄 봤고, 특정 시퀀스 조건이 항상 성립해야 하는 경우 인라인으로 검증하는 방식이 편리하다고 느꼈습니다.
커버리지 측정은 이론으로는 배웠지만 실제 툴을 이용한 커버리지 수집과 분석 경험은 아직 부족합니다. 드라이버-체커 구조를 이해하고 적용한 경험을 기반으로 더 복잡한 검증 환경으로 확장하겠습니다.