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SVA와 형식 검증 도구를 연결해 시뮬레이션이 놓치는 상태 공간을 수학적으로 확인하는 접근 이해
형식 검증과 주장 기반 검사를 통합하는 방법은 학부 고급 검증 수업에서 이론으로 접하고 일부를 실습으로 다뤘습니다. SVA(SystemVerilog Assertion)로 설계 특성을 속성으로 표현하면 시뮬레이션 기반 검증에서 놓치기 쉬운 경우를 형식 도구로 전수 확인할 수 있다는 것을 배웠습니다.
시뮬레이션에서 커버리지를 높이더라도 특정 코너 케이스는 탐색되지 않을 수 있는데, 형식 검증은 상태 공간 전체를 수학적으로 확인하기 때문에 이 간극을 메웁니다. JasperGold 같은 도구로 간단한 파이프라인 속성을 검증하는 실습을 해봤고, 속성 작성이 설계 의도를 형식화하는 연습이라는 것을 배웠습니다.
형식 검증을 시뮬레이션의 대체가 아닌 보완으로 보는 관점이 이 수업에서 생겼습니다.
이 결의 특징
형식 검증과 주장 기반 검사를 통합하는 방법은 학부 고급 검증 수업에서 이론으로 접하고 일부를 실습으로 다뤘습니다. SVA(SystemVerilog Assertion)로 설계 특성을 속성으로 표현하면 시뮬레이션 기반 검증에서 놓치기 쉬운 경우를 형식 도구로 전수 확인할 수 있다는 것을 배웠습니다
이 결이 통하는 자리
형식 검증을 시뮬레이션의 대체가 아닌 보완으로 보는 관점이 이 수업에서 생겼습니다