RTL 설계를 위해 Verilog/SystemVerilog를 사용한 경험을 말씀해 주시겠어요?

Verilog 코딩에서 본인 사례로 닫은 건 blocking/non-blocking 혼용에서 시뮬레이션과 합성 결과가 달랐던 경험이었습니다. sequential 블록에서 blocking assignment를 쓰면 시뮬레이션에서는 의도한 것처럼 동작하는데 합성 결과에서 다른 회로가 나오는 경우를 경험했습니다.

이유를 찾아보니 blocking/non-blocking의 평가 순서 차이가 합성 툴과 시뮬레이터가 다르게 해석하는 원인이었습니다. 이후에는 combinational 블록에 blocking, sequential 블록에 non-blocking을 구분해서 쓰는 규칙을 지키는 것이 코딩 스타일로 자리 잡았습니다.

시뮬레이션이 통과해도 코딩 규칙이 맞지 않으면 합성 결과를 신뢰하기 어렵다는 결이 남아 있습니다. RTL 코드는 하드웨어 기술이라는 걸 항상 의식해야 한다는 관점이 생겼습니다.