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제약 조건을 먼저 파악하고 타이밍 클린을 단계별로 검증하는 결
연구실 프로젝트에서 FPGA 프로토타입 개발에 처음 참여했을 때 시뮬레이션 통과 후 FPGA에서 동작이 안 되는 경우를 겪었습니다. 타이밍 제약 파일을 작성하지 않아 합성 도구가 임의로 배치했고 셋업 타임 위반이 생겼습니다. 그 이후로는 핀 제약과 클록 제약을 먼저 작성하고 타이밍 레포트를 단계별로 확인합니다.
클리티컬 패스 상위 10개를 리포트에서 찾아 슬랙이 부족하면 파이프라이닝이나 로직 재구성으로 해결합니다. 이 방식으로 수정한 프로토타입이 100MHz 클록에서 타이밍 위반 없이 동작했습니다. FPGA 개발은 동작 확인보다 타이밍 클린이 먼저라는 걸 그때 배웠습니다. 지금도 FPGA 설계는 제약 파일 작성부터 시작합니다.
이 결의 특징
이 결은 작은 오류에서 배운 교훈을 체계적인 절차로 옮기는 학습 패턴을 보여줍니다. 변수를 통제하는 습관이 형성된 흔적이 있습니다.
이 결이 통하는 자리
재현성을 중시하는 환경에서는 이 접근법의 효율성이 검증됩니다. 변수 관리와 추적 가능성을 중요하게 여기는 조직에서 통합니다.