예시 답변 1
약 90초
공정 단계 변화가 전기 특성에 어떻게 이어지는지 인과 경로로 이해하는 결
반도체 공정 수업에서 공정 흐름을 외울 때는 단계 순서만 암기했는데, 테스트 데이터를 분석하는 실습에서 한계가 드러났습니다. 특정 파라미터 이상이 어느 공정 단계에서 비롯된 건지 추론하지 못했습니다. 교수님이 각 공정 단계가 최종 소자의 어떤 전기 파라미터에 영향을 주는지 인과 맵을 그려보라고 하셨습니다. 예를 들어 게이트 산화막 두께 편차는 Vth 분산으로, 임플란트 도즈 오류는 Ion/Ioff 비 변화로 이어집니다.
이 연결을 알면 테스트 데이터에서 공정 원인을 역추론할 수 있습니다. 인과 맵을 완성한 뒤 실습 데이터에서 불량 원인을 2단계 만에 특정 공정으로 좁혔습니다. 지금도 공정-테스트 인과 경로를 먼저 파악합니다.
이 결의 특징
공정 흐름을 순서로만 암기했다가 테스트 데이터에서 파라미터 이상의 공정 원인을 추론 못한 한계를 겪고, 공정 단계와 전기 파라미터를 잇는 인과 맵을 그려 극복한 흔적입니다.
이 결이 통하는 자리
게이트 산화막 두께 편차와 Vth 분산 같은 구체 인과가 불량 원인을 2단계 만에 좁힌 결과와 함께 제시될 때 통합니다. 인과 경로를 먼저 파악하는 습관이 있는 자리에서 면접관의 신뢰가 쌓이는 결이 보입니다.