이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
전기적 이동(Electromigration)은 전류 밀도가 높은 배선에서 금속 원자가 이동해 단선이나 단락이 생기는 현상입니다. 이를 방지하기 위해 배선 폭을 전류 용량에 맞게 설계하는 것이 기본입니다. 수업에서 배선 설계 규칙을 다룰 때 전류 밀도 기준을 초과하면 신뢰성이 급격히 낮아지는 그래프를 분석했고, 단순히 연결이 되는 것과 신뢰성 있게 동작하는 것은 다르다는 걸 배웠습니다. 래치업은 CMOS 구조에서 기생 BJT가 활성화돼 과전류가 흐르는 현상으로, 트랜지스터 배치와 웰 탭 위치를 통해 방지합니다. 크로스톡은 인접 배선 간 용량 결합으로 신호 간섭이 생기는 문제인데, 간격을 충분히 두거나 실드 배선을 삽입해 줄입니다. 이 세 가지 모두 설계 단계에서 미리 고려하지 않으면 칩 완성 후 수정이 어렵습니다.
IC 레이아웃에서 래치업이 발생하면 과전류로 칩이 영구 손상되는 자리가 생긴다는 것을 알고 있습니다. CMOS 공정에서 기생 PNPN 사이리스터가 활성화되는 자리를 차단하는 것이 래치업 방지의 핵심 자리가 됩니다.
수업에서 CMOS 레이아웃 실습을 할 때, 웰 탭(well tap)을 소자 근처에 배치하고 가드링으로 NMOS·PMOS 영역을 분리하는 방식이 기생 트랜지스터가 활성화되지 않게 막는 설계 규칙이라는 것을 배웠습니다. 탭 간격이 너무 멀어지면 저항이 높아져 래치업 민감도가 올라가는 자리가 생깁니다.
가드링과 탭 배치가 있어야 래치업 리스크를 설계 단계에서 줄이는 자리라고 생각합니다. 배치가 있어야 방지가 됩니다.
지금도 래치업은 시뮬레이션보다 레이아웃 단계에서 규칙을 지키는 것이 더 효율적인 자리라고 생각합니다. 규칙이 있어야 효율이 됩니다.
IC 레이아웃에서 크로스톡은 배선이 가까울수록 커패시턴스 결합으로 신호가 간섭받는 자리가 생긴다는 것을 알고 있습니다. 특히 고속 신호 배선에서 인접 배선의 스위칭이 타이밍에 영향을 주는 자리가 됩니다.
수업 레이아웃 과제에서 두 개의 신호 배선이 너무 가까이 평행하게 지나갈 때 타이밍 분석에서 셀업 위반이 생기는 사례를 확인했고, 배선 간격을 최소 규칙 이상으로 늘리거나 실드 배선(ground 배선)을 사이에 삽입하는 방식으로 완화하는 것을 배웠습니다. 고속 신호는 크로스톡 민감도가 높은 자리라서 라우팅 단계에서 배선 방향을 교차하는 방법도 쓸 수 있는 자리가 됩니다.
배선 간격과 실드 삽입이 있어야 크로스톡을 설계 단계에서 줄이는 자리라고 생각합니다. 간격이 있어야 신호가 됩니다.
지금도 크로스톡은 라우팅 완료 후 수정이 어려운 자리이므로 배선 단계부터 의식하는 것이 핵심인 자리라고 생각합니다. 의식이 있어야 방지가 됩니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 공통직무·미지정 면접관이 던질 가능성이 높은 후속 질문.
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