이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
고속 아날로그 회로 설계에서 FinFET이나 GAA 같은 최신 공정 기술을 활용하면 트랜지스터 채널 제어력이 높아져 단채널 효과를 억제할 수 있다는 것을 공부했습니다. 기존 평면(Planar) 구조에서 채널 길이를 계속 줄이면 누설 전류와 변동 특성이 나빠지는 문제가 생기는데, FinFET은 채널을 3D 구조로 감싸 이를 줄입니다. GAA는 여기서 한 단계 더 나아간 구조입니다. 아날로그 설계 관점에서 이런 공정은 소자 매칭 특성과 1/f 노이즈 특성이 달라지기 때문에, 기존 설계 방식을 그대로 적용하면 예상과 다른 동작이 나올 수 있습니다. 수업과 논문 검색을 통해 최신 공정에서 아날로그 소자 특성을 파악하는 것 자체가 설계 과정의 일부라는 것을 배웠습니다. 공정 기술이 바뀌면 설계 파라미터와 검증 방식도 같이 업데이트됩니다.
FinFET이나 GAA 공정 기술이 아날로그 설계에서 기존 평면 공정에서 익힌 설계 파라미터를 그대로 적용하기 어려운 자리가 생긴다는 것을 배웠습니다. 공정이 바뀌면 소자 특성이 달라지고, 기존 방식이 그대로 통하지 않는 자리가 됩니다.
수업에서 FinFET 공정 기반 아날로그 설계 논문을 읽었을 때, 바이어스 전류·채널 폭 설정 방식이 평면 공정과 다른 자리에서 시작한다는 것을 봤습니다. 기존 설계 방식을 그대로 가져오면 소자 매칭이나 1/f 노이즈 특성이 예상과 달리 나오는 자리가 생긴다는 것을 배웠습니다. 최신 공정에서는 공정 파라미터를 다시 파악하는 것이 설계 시작 자리가 됩니다.
공정이 바뀔 때 기존 방식을 그대로 쓰지 않고 새로 파악하는 것이 아날로그 설계의 정확도를 유지하는 자리라고 생각합니다. 파악이 있어야 정확이 됩니다.
지금도 FinFET·GAA 공정은 학습이 완성된 자리가 아니라 공정마다 다시 확인해야 하는 자리라고 생각합니다. 확인이 있어야 적용이 됩니다.
FinFET이나 GAA 같은 최신 공정 기술을 수업에서 배우는 것과 실제 설계 작업에 연결하는 것은 다른 자리라는 것을 알게 됐습니다. 공정 기술을 이해하는 것이 설계 파라미터 선택에 직접 연결되는 자리가 있어야 학습이 실무에 닿는 방식이 됩니다.
수업 설계 과제에서 FinFET 공정 기반 시뮬레이션 환경에서 소자 모델 파일을 로드해 바이어스 조건을 설정하는 실습을 했을 때, 공정 파라미터를 직접 확인하면서 1/f 노이즈 계수와 임계 전압 변동이 설계 여유(margin)에 미치는 영향을 관찰할 수 있는 자리가 됐습니다. 논문에서 읽은 내용이 시뮬레이션에서 실제로 나타나는 자리를 보면서 학습이 연결되는 방식이 됩니다.
최신 공정 기술 학습은 실제 도구에서 확인하는 자리가 있어야 완성되는 방식이라고 생각합니다. 연결이 있어야 학습이 됩니다.
지금도 FinFET·GAA 공정 이해는 읽는 자리와 시뮬레이션으로 확인하는 자리를 함께 해야 닿는 방식이라고 생각합니다. 확인이 있어야 이해가 됩니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 공통직무·미지정 면접관이 던질 가능성이 높은 후속 질문.
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