이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
복잡한 SRAM 디자인의 물리적 검증은 DRC(Design Rule Check)와 LVS(Layout Versus Schematic)를 기본 두 축으로 진행하는 것으로 이해합니다. DRC는 공정 규칙을 레이아웃이 얼마나 준수하는지를 확인하고, LVS는 레이아웃이 회로도와 일치하는지를 검증합니다. SRAM은 셀 구조가 반복되면서 비트라인 커패시턴스와 워드라인 저항이 누적되는 특성이 있어 검증 항목이 다양합니다. 수업에서 Cadence Virtuoso로 간단한 SRAM 셀 레이아웃을 그리고 DRC를 돌려본 경험이 있는데, 규칙 위반 항목 하나가 전체 어레이에 반복 발생하는 경우를 경험했습니다. 셀 단위에서 잡지 않으면 어레이 전체로 퍼지기 때문에 셀 레벨 검증을 충분히 하는 것이 중요합니다. 아직 실무 규모 검증 경험은 없지만 기본 플로우와 핵심 포인트는 이해하고 있습니다.
SRAM 검증 경험이 이후 레이아웃 작업에서 먼저 확인하는 것으로 남았습니다. 셀 단위에서 DRC를 먼저 잡는 것, 배선 후 LVS를 돌려서 회로도와 일치하는지를 확인하는 것이 그 절차입니다. 어레이 단위로 검증하기 전에 반복되는 단위 셀에서 오류를 먼저 잡는 것이 전체 시간을 줄이는 방법이라는 것을 경험에서 알고 있습니다.
수업에서 DRC 위반 하나가 어레이 전체에 반복되는 것을 경험했기 때문에, 셀 레벨 검증을 충분히 한 뒤 어레이로 올라가는 순서를 지키게 됩니다. 이 절차가 복잡한 레이아웃에서도 같은 방식으로 적용됩니다. 셀 레벨을 잡지 않으면 어레이 전체가 같은 오류로 채워진다는 것을 알고 있습니다.
SRAM 레이아웃 검증에서 DRC 위반 원인을 찾는 것이 어려운 자리가 있었습니다. 비트셀처럼 극도로 작은 선폭을 가진 구조에서 DRC 위반이 발생했을 때, 어떤 배선이 규칙을 위반했는지를 레이아웃 뷰어에서 육안으로 확인하기 어려웠습니다. 도구가 위반 위치를 하이라이트해줘도, 왜 그 간격이 규칙을 위반하는지를 공정 디자인 룰 문서와 함께 확인해야 이해할 수 있었습니다.
공정 디자인 룰을 아는 것과 DRC 오류 메시지를 해석하는 것은 다른 역량입니다. 이 부분은 경험 없이는 빠르게 판단하기 어려운 자리입니다. DRC 위반 메시지를 읽는 것과 그 원인을 레이아웃에서 찾는 것은 다른 훈련이라는 것을 알고 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 공통직무·미지정 면접관이 던질 가능성이 높은 후속 질문.
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