이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
FPGA 기반 펌웨어 개발에서 처음 배운 것은 하드웨어 제약 조건을 코드보다 먼저 파악하는 것이 얼마나 중요한지였습니다. 클록 주파수·타이밍 마진·리소스 사용률은 설계 초반에 확인하지 않으면 나중에 전면 재설계가 필요한 상황이 생깁니다.
개발 절차는 보통 RTL 코드 작성 → 시뮬레이션 검증 → 합성 → 타이밍 분석 → 보드 테스트 순서로 진행했습니다. 특히 시뮬레이터에서 통과한 코드가 실제 보드에서 타이밍 오류를 내는 경우가 있었고, 이를 통해 시뮬레이션과 실 환경의 차이를 항상 고려하는 습관이 생겼습니다.
인터페이스 프로토콜 구현에서는 SPI와 I2C 타이밍 다이어그램을 데이터시트에서 직접 읽고 구현했습니다. 데이터시트 해석 능력이 펌웨어 개발의 핵심이라고 느꼈고, 초반에 제대로 읽는 데 시간을 들이면 디버깅 비용이 크게 줄었습니다.
FPGA 프로젝트에서 합성 후 정적 타이밍 분석(STA)에서 타이밍 위반이 발생했습니다. 중요 경로(Critical Path)가 목표 클록 주파수에서 허용되는 시간을 초과했습니다. 처음에는 코드를 최적화하는 방향으로 접근했는데 개선이 미미했고, 담당 교수님에게 도움을 요청했습니다.
파이프라인 단계를 추가해 중요 경로를 짧게 쪼개는 방법을 안내받았습니다. 로직 블록 사이에 레지스터 단계를 추가하니 각 단계의 경로 길이가 줄어 타이밍 클로저를 달성했습니다. 레이턴시가 클록 사이클 단위로 한 사이클 늘어나는 트레이드오프가 있었는데, 타이밍 위반보다 허용 가능한 범위라고 판단했습니다.
타이밍 클로저는 코드 최적화보다 파이프라인 구조 설계 문제인 경우가 많다는 것을 이 경험에서 배웠습니다. 지금도 FPGA 설계 시 타이밍 분석을 초기 설계 단계에서 먼저 확인하는 습관이 생겼습니다.
FPGA와 ARM 프로세서 사이의 인터페이스를 구현할 때 레지스터 맵 명세를 처음부터 같이 정의하는 것이 얼마나 중요한지 배웠습니다. 초반에 FPGA 쪽과 펌웨어 쪽이 각자 레지스터 주소와 비트 필드 정의를 따로 작성했다가, 연결 테스트에서 레지스터 주소가 맞지 않아 데이터가 엉뚱한 곳에 쓰이는 문제가 생겼습니다. 이후에는 레지스터 맵을 단일 명세 파일로 관리하고, FPGA 측과 펌웨어 측 모두 같은 파일을 참조하는 방식으로 바꿨습니다. 인터페이스 테스트에서는 메모리 매핑 레지스터에 값을 직접 쓰고 읽는 단순 검사부터 시작했습니다. JTAG 디버거로 레지스터 값을 실시간 확인할 수 있어 어느 쪽이 잘못됐는지 빠르게 판단할 수 있었습니다.
하드웨어와 소프트웨어 인터페이스는 구현 전에 명세를 합의하고 단일 출처로 관리해야 한다는 것을 이 경험에서 배웠습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 임베디드·펌웨어 면접관이 던질 가능성이 높은 후속 질문.
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