디지털 회로의 기초 개념 설명을 통해 반도체 직무에 필요한 기본 지식과 개념 간 비교 능력을 평가한다.
이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
LATCH와 플립플롭의 가장 큰 차이는 클록 신호에 의해 동작하는지 여부입니다. LATCH는 입력 신호가 활성 상태인 동안 출력이 바로 반응하는 레벨 트리거 방식입니다. 반면 플립플롭은 클록의 에지(상승 또는 하강) 순간에만 상태가 변하는 에지 트리거 방식입니다. 그래서 플립플롭은 타이밍 제어가 명확하고, 디지털 회로에서 레지스터나 메모리 셀로 더 많이 활용됩니다. LATCH는 구조가 단순하지만 입력이 활성인 동안 계속 영향을 받기 때문에 노이즈에 취약할 수 있습니다. 실습에서 직접 시뮬레이션해보면서 클록 동기화가 중요한 이유를 체감했고, 설계 안정성 면에서 플립플롭이 선호되는 이유를 이해했습니다.
회로 설계에서 LATCH와 플립플롭 중 어느 것을 쓸지는 타이밍 제어의 필요성과 회로 단순성 사이에서 판단하는 문제입니다. LATCH는 입력이 활성인 구간 내내 출력이 반응하는 특성 때문에 면적이 중요하고 타이밍 제어가 덜 엄격한 글루 로직에 적합합니다. 반면 플립플롭은 클록 에지에서만 상태가 바뀌는 예측 가능한 동작 덕분에 파이프라인 레지스터나 상태 머신 설계에 기본적으로 사용됩니다. 실무에서는 STA 관점에서 LATCH의 hold violation 위험이 타이밍 분석을 복잡하게 만들기도 합니다. 그래서 특별한 면적 최적화 이유가 없다면 플립플롭을 기본으로 선택하는 것이 유지보수와 검증 측면에서 더 안전합니다. 어떤 소자가 낫다가 아니라 설계 조건과 타이밍 예산을 보고 선택하는 판단력이 실무에서 더 중요하다고 생각합니다.
LATCH와 플립플롭의 구조 차이를 이해하려면 SR 래치에서 출발하는 것이 직관적입니다. SR 래치는 NAND나 NOR 게이트 두 개로 구성되는 가장 단순한 기억 소자이고, 여기에 Enable 입력을 추가해 상태 변화를 제어 가능하게 만든 것이 게이트 래치입니다. 플립플롭은 이 래치를 마스터·슬레이브 구조로 두 개 연결해 클록 에지에서만 상태 전이가 일어나도록 개선한 소자입니다. 가장 많이 쓰이는 D 플립플롭은 입력 D가 클록 에지에서 Q로 전달되는 단순한 구조 덕분에 레지스터·파이프라인·카운터 등 동기 회로의 기본 단위로 자리 잡았습니다. 수업에서 두 소자를 시뮬레이션해보면서 LATCH가 입력 활성 구간의 글리치에 그대로 노출된다는 것을 파형으로 직접 확인한 경험이 있습니다.
구조를 알면 어떤 상황에서 어느 것을 선택해야 할지가 보입니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 SW·시스템 R&D 면접관이 던질 가능성이 높은 후속 질문.
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