이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
학부 나노 반도체 소자 수업에서 5nm 이하 기술 노드의 도전과제를 케이스 스터디로 분석했습니다. 게이트 올어라운드(GAA) 구조로 전환하는 배경이 FinFET에서 더 이상 누설 전류를 줄이기 어렵다는 한계에서 비롯된다는 걸 이해했습니다. 공정 변동이 소자 특성에 미치는 영향이 노드가 줄어들수록 커진다는 것도 배웠습니다.
열 밀도가 높아지면 쿨링 설계와 소자 배치가 성능 한계를 결정하는 요소로 부상한다는 것도 케이스에서 확인했습니다. 5nm 이하에서는 EUV 멀티패터닝이 패터닝 오차를 줄이는 핵심 기술이 된다는 것도 배웠습니다. 각 도전과제가 독립적으로 발생하는 게 아니라 서로 연결되어 있다는 걸 이해하고 나서 전체 그림이 잡혔습니다. 이후 저는 노드 전환 관련 이슈를 볼 때 누설·변동·열 세 가지를 함께 보는 시각이 생겼습니다.
5nm 이하 노드에서 전략 결로 이어진 경험은 GAA 구조가 기존 FinFET 대비 어떤 문제를 해결하려는지를 케이스 분석으로 이해한 케이스였습니다. 수업에서 FinFET 구조가 채널 제어를 게이트 세 면으로 감싸는 방식이라는 걸 배웠고, GAA는 채널 전체를 게이트가 둘러싸는 구조라는 것도 배웠습니다.
채널 제어 면이 늘어날수록 단채널 효과를 억제하는 능력이 높아지는 방향이라는 전략 구조를 이해했습니다. 공정이 어려워지더라도 소자 특성을 유지해야 하는 방향으로 구조가 바뀐다는 결이 생겼습니다.
기술 노드가 줄어들수록 단순한 구조의 한계에 부딪히고, 그 한계를 넘는 방향으로 소자 구조 자체가 진화한다는 관점이 남아 있습니다.
5nm 이하 노드에서 트레이드오프를 의식하게 된 건 소자 성능을 높이는 방향과 제조 복잡도가 함께 높아지는 구조를 이해한 경험이었습니다. GAA 구조가 소자 특성을 개선하지만 제조 공정에서 나노시트 스택을 정밀하게 제어해야 한다는 것을 배웠습니다.
소자가 더 작아지고 성능이 높아질수록 제조 공정의 허용 오차가 줄어들고, 그 허용 오차 안에서 수율을 유지하는 것이 어려워진다는 구조를 이해했습니다. 기술 노드 발전은 성능 개선과 제조 복잡도 증가 사이의 트레이드오프를 수반한다는 결이 생겼습니다.
이후에는 새로운 공정 기술을 배울 때 어떤 문제를 해결하고 어떤 새로운 어려움을 만드는지를 함께 보는 방식이 자리 잡았습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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