이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
형식 검증과 주장 기반 검사를 통합하는 방법은 학부 고급 검증 수업에서 이론으로 접하고 일부를 실습으로 다뤘습니다. SVA(SystemVerilog Assertion)로 설계 특성을 속성으로 표현하면 시뮬레이션 기반 검증에서 놓치기 쉬운 경우를 형식 도구로 전수 확인할 수 있다는 것을 배웠습니다.
시뮬레이션에서 커버리지를 높이더라도 특정 코너 케이스는 탐색되지 않을 수 있는데, 형식 검증은 상태 공간 전체를 수학적으로 확인하기 때문에 이 간극을 메웁니다. JasperGold 같은 도구로 간단한 파이프라인 속성을 검증하는 실습을 해봤고, 속성 작성이 설계 의도를 형식화하는 연습이라는 것을 배웠습니다.
형식 검증을 시뮬레이션의 대체가 아닌 보완으로 보는 관점이 이 수업에서 생겼습니다.
형식 검증에서 본인 손에 닿은 자리가 있었던 건 SVA assertion을 직접 작성해서 인터페이스 프로토콜을 검증한 수업 실습이었습니다. 요청 신호가 발생하면 일정 클럭 안에 응답이 와야 한다는 타이밍 조건을 assertion으로 표현하는 과제였습니다.
처음에는 assertion 문법보다 어떤 조건을 명시해야 하는가를 정의하는 게 더 어려웠습니다. 무엇이 위반인지를 먼저 명확히 할 수 없으면 assertion을 올바르게 작성할 수 없다는 걸 배웠습니다.
형식 검증은 도구를 쓰는 것이 아니라 설계 의도를 명시적으로 표현하는 연습이라는 결이 생겼습니다. assertion 작성 능력은 도구 숙련도만큼 설계 이해도에 달려 있다는 관점이 남아 있습니다.
형식 검증에서 도구가 달라져도 결이 살아나는 경험은 SVA assertion 작성에서 익힌 '조건을 명시한다'는 방식이 다른 검증 방법에서도 그대로 적용됐을 때였습니다. UVM 테스트벤치에서 스코어보드를 작성할 때도 '어떤 조건에서 어떤 결과가 기대되는가'를 먼저 정의해야 한다는 구조가 동일했습니다.
형식 검증에서 배운 기대 동작을 명시적으로 표현하는 것이 시뮬레이션 기반 검증에서도 같은 출발점이라는 걸 이해했습니다. 도구가 다르지만 핵심 사고 방식은 같다는 결이 생겼습니다.
검증 방법론을 배울 때 도구의 사용법보다 무엇을 검증해야 하는지를 정의하는 방식을 먼저 익히는 것이 도구가 바뀌어도 이전 경험이 살아나는 이유라는 결이 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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