이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
SDC 작성과 타이밍 분석은 학부 VLSI 설계 수업에서 클럭 네트워크가 있는 회로를 설계할 때 처음 경험했습니다. 클럭 정의와 인터페이스 딜레이 제약을 SDC로 작성하고, STA 도구가 각 경로의 슬랙을 계산하도록 설정했습니다. 슬랙이 음수인 경로를 찾아 어느 게이트에서 지연이 집중됐는지 분석했고, 크리티컬 패스 분할로 문제를 완화했습니다. 비동기 경로에 false path 설정을 빠뜨리면 존재하지 않는 타이밍 경로도 위반으로 잡히는 경험을 했고, SDC 작성의 범위가 설계 의도를 도구에 전달하는 것이라는 것을 이 과정에서 이해했습니다. 멀티클럭 설계에서는 클럭 도메인 간 교차 경로를 명시적으로 처리하지 않으면 STA 결과 해석이 복잡해지는 것도 직접 겪었습니다.
이 경험이 타이밍 설정을 체계적으로 접근하는 기준이 됐습니다.
SDC 작성에서 멀티클럭 환경은 혼자 처음부터 작성하기 어려워 선배의 기존 SDC를 참조하는 방식으로 시작했습니다. 기존 SDC가 어떤 클럭을 어떻게 정의하고, 어떤 경로에 예외를 설정했는지 읽으면서 각 설정이 왜 존재하는지를 역으로 학습했습니다. SDC 리뷰 체크리스트를 만들어 클럭 정의·인터페이스 딜레이·false path 설정이 모두 커버됐는지 확인하는 방식을 이후 과제에서 사용했습니다.
기존 SDC를 그대로 쓰지 않고 이해하면서 쓰는 것이 결국 나 자신의 SDC 작성 능력으로 이어집니다. 처음에는 선배 자료 참조로 시작했지만 이후 새 블록에 SDC를 독립적으로 작성할 때 체크리스트가 기준이 됐습니다. 도움을 받은 경험이 이후 절차를 만드는 재료가 됐습니다.
타이밍 분석에서 setup 위반과 hold 위반이 같은 경로에서 동시에 나타나는 경우가 가장 어려웠습니다. setup 여유를 늘리려고 로직 단계를 줄이면 hold 타임이 오히려 부족해지는 상충이 생겼습니다. 이 문제는 클럭 삽입 지연 차이에서 생기는 것이었고, 버퍼 삽입으로 hold 마진을 조정하는 것이 해법이었습니다.
setup과 hold는 같은 클럭 경계에서 반대 방향으로 영향을 받기 때문에 한쪽만 보면 다른 쪽이 무너질 수 있습니다. 이 경험에서 STA 리포트를 볼 때 두 타이밍 마진을 함께 확인하는 습관이 생겼습니다. 타이밍 클로저는 경로 하나를 고치면서 전체를 보는 감각이 있어야 가능합니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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