이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
PnR과 Signoff 도구는 학부 수업에서 Synopsys IC Compiler를 이용한 실습으로 처음 경험했습니다. 배치 단계에서 셀 밀도와 배선 혼잡 예측을 고려한 플로어플랜 설정이 전체 타이밍 결과를 크게 좌우한다는 것을 직접 확인했습니다. 클럭 트리 합성(CTS) 단계에서 스큐를 줄이는 설정을 조정하면서 타이밍 마진이 어떻게 바뀌는지 수치로 추적했습니다.
STA signoff 단계에서 코너 조건별 슬랙이 모두 양수인지 확인하는 것이 테이프아웃 전 마지막 게이트임을 배웠습니다. DRC 위반이 배선 단계에서 누적되면 나중에 수정 범위가 커지기 때문에 단계마다 중간 DRC를 돌리는 방식을 썼습니다. 이 실습에서 PnR이 합성 결과를 물리 제약과 연결하는 핵심 단계라는 것을 이해했습니다.
PnR 도구에서 본인 손에 닿은 자리가 있었던 건 배치 단계에서 셀 밀도 설정을 바꾸면서 배선 혼잡도가 어떻게 달라지는지를 확인한 경험이었습니다. 처음에는 셀 밀도를 높게 설정했는데 배선 단계에서 혼잡도 위반이 많이 나왔습니다.
밀도를 낮추니 혼잡도가 줄었지만 면적이 커졌습니다. 배치 밀도와 배선 혼잡도 사이의 트레이드오프를 직접 조정하면서 확인한 경험이었습니다. PnR에서 배치 파라미터 하나가 이후 배선 단계에 영향을 준다는 연결 관계를 이해한 경험이었습니다.
이후에는 배치 단계 결과를 배선 혼잡도 예측과 함께 보는 방식이 생겼습니다.
PnR 도구에서 도구가 달라져도 결이 살아난 경험은 IC Compiler에서 배운 '배치와 배선은 순차적 의사결정'이라는 구조가 다른 도구에서도 동일했을 때였습니다. 학교에서 IC Compiler를 배웠는데 인턴 때 다른 PnR 도구를 사용하게 됐습니다.
도구 이름과 GUI가 달랐지만 플로어플래닝 → 배치 → 배선 → 타이밍 클로저의 단계 구조는 동일했습니다. 각 단계에서 어떤 목표를 달성해야 다음 단계가 원활한지를 이해하고 있으니 도구 전환이 어렵지 않았습니다.
PnR 도구는 플로우 구조를 이해하면 도구가 달라도 빠르게 적응할 수 있다는 결이 생겼습니다. 도구를 아는 것과 플로우를 아는 것은 다르다는 결이 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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