이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
RTL PPA 분석에서 주요 고려 요소는 타이밍 마진, 셀 면적 분포, 그리고 동적·정적 전력 각각의 기여도입니다. 합성 타이밍 리포트에서 슬랙이 가장 작은 경로를 먼저 파악하고, 어느 로직 레벨이 지연에 기여하는지 확인하는 것이 출발점입니다. 면적은 셀 유형별 분포를 보면 어느 블록이 비중이 큰지 파악할 수 있고, 목표 면적 대비 초과 부분을 리타이밍이나 로직 재구성으로 줄이는 방향을 잡았습니다.
스위칭 활성도 기반 전력 리포트로 전력 소비가 집중된 블록을 파악하고, 해당 블록에 클럭 게이팅을 추가해 전력을 줄인 실습 경험이 있습니다. 세 지표는 서로 연동되기 때문에 한 축만 최적화하면 다른 축이 나빠지는 경우가 있어 균형점을 찾는 것이 중요합니다.
이 과정에서 RTL 수준의 설계 결정이 최종 PPA에 얼마나 큰 영향을 주는지 실감했습니다.
학부 VLSI 수업에서 PPA 분석 후 전력 절감을 위해 클럭 게이팅을 추가했습니다. 전력 리포트는 개선됐는데 타이밍 리포트에서 셋업 위반이 새로 생겼습니다. 게이팅 로직이 크리티컬 패스에 추가 지연을 만든 것이 원인이었는데, 처음에는 어느 경로가 문제인지 찾지 못했습니다. 교수님에게 여쭤봤더니 게이팅 셀의 위치와 타이밍 경로의 관계를 먼저 확인하라고 하셨습니다.
게이팅 셀을 크리티컬 패스 이외 구간으로 이동하고 재합성했더니 위반이 해소됐습니다. 전력 최적화와 타이밍은 서로 영향을 줍니다. 이후 PPA 수정을 할 때는 한 축의 변경이 다른 축에 미치는 영향을 리포트에서 같이 확인하는 습관이 생겼습니다.
캡스톤 설계에서 RTL PPA 분석을 처음 체계적으로 해본 뒤, 다음 팀이 같은 과정을 반복하지 않도록 분석 절차를 문서로 남겼습니다. 타이밍 리포트에서 WNS를 추출하는 순서, 전력 리포트에서 블록별 스위칭 비율을 확인하는 방법, 면적 리포트 해석 순서를 A4 두 장 분량으로 정리했습니다.
팀원 2명이 그 문서를 들고 다음 학기 프로젝트에서 첫날부터 PPA 분석을 직접 실행할 수 있었다고 피드백을 줬습니다. 제가 처음 배울 때 방법을 찾느라 시간을 쓴 것이 아깝다는 생각에서 만든 문서였는데, 실제로 쓰인다는 걸 확인하니 보람이 있었습니다.
분석 방법도 재사용 가능한 절차로 남기는 것이 팀 전체에 더 도움이 됩니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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