SDC 제약 조건을 작성할 때 주의해야 할 점은 무엇인가요?

SDC 제약 작성에서 제가 의식하는 건, 다중 클럭 설계에서 비동기 클럭 관계를 명확히 명시하는 일입니다. 클럭 정의가 실제 회로와 정확히 일치해야 하는 건 기본인데, 그 위에 비동기 관계를 안 적으면 정적 타이밍 분석이 비동기 경로까지 분석 대상에 넣어 의미 없는 위반이 대량으로 나오고 진짜 위반이 묻히기 때문입니다. 그래서 저는 create_clock으로 주기와 파형을 회로와 맞게 넣고, 비동기 클럭은 set_clock_groups로 그 관계를 명시해 분석 대상에서 제대로 빼는 데 주의합니다. 기준 결로는 클럭 정의와 클럭 그룹을 정확히 잡는 걸 봅니다. 검증 결로는 제약이 실제 회로를 반영하는지를 RTL 변경 때마다 교차 검증합니다. 다만 본인 사례와 한계를 짚습니다. 저는 SDC 작성 원리를 학습한 수준이라, 실제 대형 설계에서 클럭 그룹을 잡아 통합 타이밍을 사인오프하거나 블록 경계의 제약 충돌을 풀어 본 경험은 없습니다. 그래서 다중 클럭 관계를 명시하는 시각을 토대로, 그 역량을 더 키우려 합니다.