이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
학부 물리 설계 수업에서 전력과 면적을 동시에 최적화하는 과제를 진행했습니다. 처음엔 셀 배치를 조밀하게 하면 면적은 줄지만 라우팅이 어려워지는 문제를 경험했습니다. 표준 셀 높이를 줄이는 방향과 멀티-Vt 셀을 쓰는 방향을 비교하면서, 전력 절감 효과와 타이밍 여유 감소를 함께 봐야 한다는 걸 배웠습니다. 전력 도메인을 분리하면 필요할 때만 블록에 전원을 공급할 수 있어 동적 전력이 줄어든다는 것도 실습에서 확인했습니다. 라우팅 혼잡도가 높은 구간은 배치를 소폭 느슨하게 해서 라우팅 가능성을 높이는 것이 전체 DRC 위반을 줄인다는 것도 배웠습니다. 이후 저는 면적·전력 트레이드오프를 볼 때 배치 밀도와 라우팅 여유를 함께 보는 습관이 생겼습니다. 최적화는 하나의 축이 아니라 균형을 맞추는 과정이라는 걸 그때 배웠습니다.
전력과 면적 최적화에서 가장 흥미로웠던 자리는 셀 선택 하나가 타이밍 마진에도 영향을 주는 연쇄 효과였습니다. 물리 설계 실습에서 누설 전력을 줄이기 위해 고Vt 셀 비율을 높였는데, 크리티컬 패스의 타이밍 마진이 줄어들어 클로징에 실패했습니다. 고Vt는 느리기 때문에 크리티컬 패스에 적용하면 타이밍 위반이 생길 수 있다는 걸 직접 확인한 것입니다.
결국 크리티컬 패스에는 저Vt, 나머지에는 고Vt로 분류하는 방식으로 재작업하자 누설 전력과 타이밍 마진을 동시에 맞출 수 있었습니다. 면적과 전력을 줄이는 결정이 타이밍에 어떤 영향을 주는지 지표로 확인하는 것이 최적화 작업의 핵심이라는 결을 이 경험에서 배웠습니다.
면적 최적화에서 배치 밀도를 높이면 면적은 줄지만 라우팅 혼잡도가 높아지는 문제를 물리 설계 수업에서 직접 경험했습니다. 배치를 너무 촘촘하게 잡으니 라우터가 신호선을 연결할 경로를 찾지 못해 DRC 위반이 쌓였습니다. 저는 혼잡도가 높은 구간을 히트맵으로 확인하고, 해당 구간의 셀 배치를 소폭 느슨하게 조정해 라우팅 채널을 확보했습니다.
면적이 소폭 늘어났지만 라우팅 위반이 해소되고 전체 PPA 클로징이 가능해졌습니다. 이 경험에서 최적화는 단일 지표를 극단까지 밀어붙이는 것이 아니라 여러 지표의 균형점을 찾는 것이라는 결을 배웠습니다. 이후 저는 배치 조정 시 면적 밀도와 라우팅 여유를 함께 모니터링하는 습관이 생겼습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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