이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
멀티클록 RTL 설계 실습에서 CDC를 고려하지 않고 신호를 직접 연결했다가 시뮬레이션에서는 안 보이는 메타스타빌리티 문제가 생겼습니다. 합성 후 게이트 레벨 시뮬레이션에서야 랜덤 실패가 나타나 원인을 찾는 데 시간이 걸렸습니다. 그 이후로는 설계 초기에 클록 도메인 경계를 다이어그램으로 표시하고 경계를 넘는 신호마다 처리 방법을 명시합니다. 단일 비트는 2-플립플롭 동기화기, 다중 비트는 그레이 코드 또는 FIFO를 씁니다. RTL 주석에 CDC 처리 이유를 남겨두면 리뷰어가 의도를 바로 파악합니다.
CDC 명시 이후 게이트 레벨 시뮬에서 메타스타빌리티 실패가 없었습니다. 지금도 멀티클록 설계는 CDC 다이어그램부터 그립니다.
RTL CDC 경험에서 본인 사례로 닫은 건 동기화 회로를 추가한 후 메타스타빌리티 오류가 사라졌는지를 어떻게 확인했는가였습니다. 수업에서 2-FF synchronizer를 추가했는데, 이게 실제로 효과가 있는지를 시뮬레이션으로 직접 확인하는 방법을 찾는 게 어려웠습니다.
시뮬레이션에서 메타스타빌리티는 확률적 현상이라 직접 재현하기 어렵고, CDC 검증 툴이 경로 구조를 분석해서 동기화 여부를 확인하는 방식이라는 걸 배웠습니다. 기능 시뮬레이션으로 CDC 문제를 검증하기 어렵다는 한계를 이해하고, CDC 규칙을 설계 단계에서 지키는 게 더 중요하다는 결이 생겼습니다.
이후에는 클럭 도메인이 다른 신호를 직접 연결하는 코드를 쓰지 않는 규칙을 먼저 지키는 방향으로 접근하게 됐습니다.
RTL 설계에서 한계나 양보 결이 남은 건 FPGA 구현 수업에서 타이밍 클로저를 달성하지 못한 경험이었습니다. 설계한 회로를 FPGA에 구현했는데 타이밍 보고서에서 홀드 위반이 몇 개 남았고, 수업 일정 안에 완전히 해결하지 못했습니다.
홀드 위반을 해결하려면 특정 경로에 버퍼를 추가하거나 배치를 조정해야 하는데, FPGA 레이아웃 툴에 익숙하지 않아서 시간이 더 필요했습니다. 결국 기능 동작은 확인했지만 타이밍 요구사항을 완전히 만족하지 못한 상태로 제출했습니다.
이 경험에서 RTL 설계는 기능을 구현하는 것과 타이밍 요구사항을 만족하는 것이 별개의 과정이라는 걸 배웠습니다. 타이밍 클로저는 독립된 기술 영역으로 더 배워야 한다는 인식이 생겼습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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