복잡한 블록과 전체 칩 디자인의 타이밍 클로저를 수행한 경험에 대해 말씀해 주세요.

복잡한 블록과 전체 칩의 타이밍 클로저 경험은 학교 수업에서 다중 블록으로 구성된 SoC 설계의 계층 타이밍 분석을 수행한 것이 가장 가깝습니다. 블록 레벨에서 각 IP의 타이밍을 먼저 수렴시킨 후 chip-top에서 통합 STA를 실행하는 순서가 효율적임을 배웠습니다.

전체 칩 레벨에서 발생하는 타이밍 위반은 주로 블록 간 인터페이스 경로에서 나타납니다. 블록 내부는 수렴됐어도 블록을 연결하는 글루 로직이나 버스 구조에서 긴 조합 경로가 생기면 chip-top STA에서 새로운 위반이 발생합니다.

전체 칩 타이밍 클로저에서 배운 것은 블록이 많을수록 인터페이스 경로를 별도로 추적하는 체계가 중요하다는 점입니다. 인터페이스 경로 목록을 미리 정의하고 우선 검토하면 통합 이후 수렴 속도가 빨라지고, 예상치 못한 위반의 발견이 줄어듭니다.