이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
복잡한 블록과 전체 칩의 타이밍 클로저 경험은 학교 수업에서 다중 블록으로 구성된 SoC 설계의 계층 타이밍 분석을 수행한 것이 가장 가깝습니다. 블록 레벨에서 각 IP의 타이밍을 먼저 수렴시킨 후 chip-top에서 통합 STA를 실행하는 순서가 효율적임을 배웠습니다.
전체 칩 레벨에서 발생하는 타이밍 위반은 주로 블록 간 인터페이스 경로에서 나타납니다. 블록 내부는 수렴됐어도 블록을 연결하는 글루 로직이나 버스 구조에서 긴 조합 경로가 생기면 chip-top STA에서 새로운 위반이 발생합니다.
전체 칩 타이밍 클로저에서 배운 것은 블록이 많을수록 인터페이스 경로를 별도로 추적하는 체계가 중요하다는 점입니다. 인터페이스 경로 목록을 미리 정의하고 우선 검토하면 통합 이후 수렴 속도가 빨라지고, 예상치 못한 위반의 발견이 줄어듭니다.
타이밍 클로저에서 본인 행동 결로 이어진 건 타이밍 위반이 남은 경로를 직접 추적해서 수정한 경험이었습니다. 수업 SoC 과제에서 계층 STA 이후 특정 크로스 블록 경로에서 타이밍 위반이 남았습니다.
해당 경로를 추적하니 두 블록 사이 배선 지연이 원인이었습니다. 배선 경로를 최적화하는 플러그인 설정을 조정해서 지연을 줄였고, 재분석에서 위반이 해소됐습니다. 타이밍 클로저는 리포트를 읽는 것이 아니라 위반 경로를 직접 추적하고 수정하는 것이라는 결이 그 경험에서 생겼습니다.
이후에는 타이밍 리포트에서 위반 경로를 바로 설계로 매핑하는 방식이 자리 잡았습니다.
타이밍 클로저 경험에서 학습 결로 이어진 건 블록 레벨과 칩 레벨에서 같은 경로가 다르게 보이는 이유를 이해한 경험이었습니다. 블록 레벨에서 타이밍을 맞췄는데 칩 레벨 통합 후 같은 경로에서 위반이 생겼습니다.
블록 경계에서 사용하는 가상 입출력 지연 가정이 실제 칩 레벨 지연과 다르다는 걸 이해했습니다. 블록 레벨 타이밍은 블록이 어떤 환경에서 사용될지를 가정한 것이라는 구조를 처음 이해했습니다.
계층 설계에서 각 레벨의 타이밍 분석이 전제하는 가정을 명확히 하지 않으면 통합 후 예상치 못한 위반이 생긴다는 결이 남아 있습니다. 이 이해가 이후 계층 설계 접근에서 계속 쓰는 기준이 됐습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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