Hierarchical STA와 chip-top 통합 경험이 있다면, 그 과정에서 어떤 도전과제를 겪었고 어떻게 해결했는지 말해 주세요.

Hierarchical STA와 chip-top 통합 경험은 학교 수업에서 다중 IP 블록을 포함한 소규모 SoC의 계층 타이밍 분석을 수행한 것이 가장 가깝습니다. 블록 레벨 STA에서는 통과하던 경로가 chip-top 통합 이후 새로운 기생 성분과 클럭 지연이 추가되면서 위반이 발생하는 경우를 경험했습니다.

주요 도전은 블록 경계에서의 입출력 타이밍 기준 불일치입니다. 블록 SDC의 set_output_delay와 상위 SDC의 set_input_delay가 서로 다른 기준으로 작성되면, 통합 STA에서 의도하지 않은 크리티컬 패스가 나타납니다. 인터페이스 타이밍 기준을 먼저 합의하는 것이 핵심이었습니다.

이 경험에서 배운 것은 계층 설계에서 블록 경계가 가장 취약한 지점이라는 점입니다. 통합 전에 인터페이스 제약을 명시적으로 교환하고 검토하면, 통합 후 발견되는 타이밍 위반을 크게 줄일 수 있습니다.