이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
학부 SoC 설계 프로젝트에서 합성 후 STA(Static Timing Analysis) 리포트를 처음 봤을 때, 타이밍 위반 경로가 30개 이상 나왔습니다. 어디서부터 시작해야 할지 막막했지만, slack이 가장 크게 음수인 경로부터 차례로 분석하는 방법을 배웠습니다. 가장 큰 위반이 덧셈기 4단계가 연속된 조합 논리 경로였고, 중간에 파이프라인 레지스터를 삽입해서 클로저를 달성했습니다. 검증 디버그에서는 어설션(assertion)을 핵심 인터페이스마다 심어두는 방식이 버그를 빨리 찾는 데 효과적이었습니다.
타이밍과 기능을 동시에 보는 시각이 SoC 설계에서 중요하다는 걸 그때 배웠습니다. 이후 저는 RTL을 짤 때 합성 후 STA를 바로 돌려보는 습관이 생겼습니다.
타이밍 클로저에서 setup 위반만 보다가 hold 위반을 놓친 경험이 있습니다. 학부 프로젝트에서 setup slack을 맞추기 위해 파이프라인을 추가했는데, 나중에 확인하니 hold 위반이 새로 생긴 경우가 있었습니다. 파이프라인 레지스터를 추가하면 setup은 나아지지만 hold 조건이 바뀔 수 있다는 것을 그때 처음 이해했습니다. setup과 hold는 같은 경로에서 함께 확인해야 하는 서로 다른 제약이고, 하나를 고치면 다른 하나가 영향을 받는 구조라는 것도 배웠습니다. 이후 STA 리포트를 볼 때 setup과 hold를 동시에 확인하는 것이 기본 순서가 됐습니다.
타이밍 클로저 경험에서 처음에 잘못 접근했던 것을 솔직하게 말씀드릴 수 있습니다. STA 위반 30개를 처음 봤을 때 slack 값이 작은 경로부터 하나씩 고치려다 관련 없는 경로를 잘못 수정한 경우가 있었습니다. 크리티컬 패스를 분석해 공통 원인이 있는지 먼저 확인하는 방법을 선임 조언을 통해 배운 뒤 접근 방식이 달라졌습니다. 비슷한 경로들이 같은 조합 논리 블록에서 출발하는 구조라는 걸 파악하고 나서 파이프라인 한 군데 추가로 여러 위반이 동시에 해소됐습니다. 실패한 접근이 올바른 방법을 찾게 해줬고, 문제를 하나씩 보지 않고 패턴을 먼저 찾는 것이 타이밍 클로저의 효율적인 방법임을 배웠습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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