이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
GPU 프로그래밍 모델이 아키텍처 설계에 미치는 영향은 학부 병렬 컴퓨팅 수업에서 처음 이해했습니다. SIMT(Single Instruction Multiple Threads) 모델에서 실제 효율은 워프 내 분기 발산이 얼마나 적은지에 달려 있기 때문에, 아키텍처 혁신은 이 분산을 줄이는 방향으로 이어집니다.
메모리 접근 패턴이 코얼레스된 경우와 불규칙한 경우 메모리 대역폭 활용률이 크게 달라지는 것을 직접 실험했습니다. 공유 메모리와 레지스터 파일 크기가 동시 실행 가능한 워프 수에 직결되기 때문에, 리소스 점유와 처리량 사이의 트레이드오프가 아키텍처 혁신의 핵심 공간입니다.
워크로드 특성을 먼저 이해해야 어떤 아키텍처 개선이 실질적 성능 향상을 만드는지 판단할 수 있습니다. 이 관점이 GPU 아키텍처를 볼 때 기본 판단 틀이 됐습니다.
GPU 프로그래밍 모델과 아키텍처의 연결이 선명해진 건 CUDA 커널의 Occupancy를 직접 조정해본 경험입니다. 처음 짠 커널이 SM 점유율이 낮아 처리량이 기대보다 낮았습니다. 레지스터 파일 사용량을 줄이고 공유 메모리 할당 크기를 조정하자 SM당 동시 실행 워프 수가 늘어났고, 처리량이 개선됐습니다. 이 경험에서 프로그래밍 모델의 선택(스레드 블록 크기, 공유 메모리 사용 여부)이 아키텍처 자원(레지스터 파일, 공유 메모리, 스케줄러)을 어떻게 쓰는지에 직접 영향을 준다는 걸 체득했습니다.
워크로드를 먼저 분석하고 아키텍처 자원과 맞추는 방향으로 커널을 설계해야 한다는 걸 배웠습니다. 지금은 부족하지만, 이 경험이 아키텍처 혁신 방향을 이해하는 실질적 기반이 됐습니다.
프로그래밍 모델 변화가 아키텍처 혁신으로 이어진 사례를 가장 잘 보여주는 건 AI 추론 워크로드와 Tensor Core의 등장이라고 생각합니다. 행렬 곱 연산이 딥러닝 추론의 핵심 워크로드가 되면서, 기존 셰이더 코어가 이를 처리하기엔 전력 대비 처리량이 낮다는 문제가 드러났습니다. 아키텍처 문서와 논문을 통해 전용 행렬 연산 유닛을 추가하면 셰이더 코어를 건드리지 않고 특정 워크로드의 처리량을 크게 올릴 수 있다는 혁신 방향이 어떻게 결정됐는지 이해했습니다. 저는 아직 이 유닛을 직접 설계해본 경험은 없지만, 워크로드 특성을 먼저 분석하고 전용 유닛으로 분리하는 설계 사고가 어떻게 작동하는지는 이해하고 있습니다. 다음 단계로 행렬 연산 하드웨어 구현 논문을 읽으며 그 설계를 추적하고 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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