이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
고속 SerDes 설계에 대한 도메인 경험은 학교 졸업 설계에서 10Gbps 급 직렬 인터페이스 송수신기 구조를 설계 수준에서 구현한 것이 가장 가깝습니다. 실제 테이프아웃은 아니지만, 채널 손실 모델을 시뮬레이션으로 구성하고 이퀄라이저 설계까지 진행했습니다.
TX 측에서 3탭 FIR 프리엠퍼시스를 설계했고, RX 측에서는 CTLE를 적용해 채널 손실을 보상했습니다. 눈 다이어그램 열기(eye opening)를 BER 목표 기준으로 최적화했고, 이퀄라이제이션 강도와 전력 소모 사이의 트레이드오프를 데이터로 확인했습니다.
이 프로젝트에서 배운 가장 중요한 것은 SerDes 설계가 아날로그와 디지털의 경계에 있다는 점입니다. 디지털 프로토콜을 다루면서도 아날로그 신호 무결성을 함께 관리해야 하고, 두 도메인을 통합적으로 이해하는 것이 고속 인터페이스 설계의 핵심 역량입니다.
고속 SerDes 설계 경험은, 학교 졸업 설계에서 10Gbps급 직렬 송수신기 구조를 설계 수준에서 구현한 일이 가장 가깝습니다. 실제 테이프아웃은 아니지만 채널 손실 모델을 시뮬레이션으로 구성하고 등화기까지 진행했기 때문입니다. 맥락 결로는 10Gbps급 직렬 인터페이스라는 프로토콜·속도를 짚습니다. 역할 결로는, 제가 직접 한 건 TX 측 3탭 FIR 프리엠퍼시스 설계와 RX 측 CTLE 적용으로 채널 손실을 보상한 부분입니다. 본인 행동으로는, 눈 다이어그램 열기를 비트 오류율 목표 기준으로 최적화하고 등화 강도와 전력 소모 사이의 트레이드오프를 데이터로 확인했습니다. 결과 결로는 그 트레이드오프 곡선으로 설계 포인트를 정했습니다. 이 프로젝트에서 SerDes가 아날로그와 디지털의 경계에 있어, 디지털 프로토콜을 다루면서 아날로그 신호 무결성을 함께 관리해야 한다는 걸 배웠습니다. 다만 저는 설계 수준 구현이라, 실제 실리콘에서 채널 모델과 측정의 상관을 검증하거나 PVT 변동을 반영해 본 경험은 없습니다. 그래서 이 경험을 토대로 그 설계 역량을 더 키우려 합니다.
고속 SerDes 설계에서 제가 핵심으로 본 건, 디지털 프로토콜과 아날로그 신호 무결성을 함께 관리하는 일입니다. SerDes는 두 도메인의 경계에 있어, 디지털 쪽만 보면 채널 손실로 신호가 무너지고 아날로그 쪽만 보면 프로토콜 동작이 어긋나기 때문입니다. 그래서 저는 졸업 설계에서 10Gbps급 송수신기를 설계 수준으로 구현하며, TX의 프리엠퍼시스와 RX의 CTLE로 아날로그 신호 무결성을 잡으면서 비트 오류율 목표라는 디지털 기준을 함께 맞췄습니다. 맥락 결로는 그 속도와 인터페이스를 짚습니다. 본인 행동으로는 눈 다이어그램 열기를 BER 기준으로 최적화하고 등화 강도와 전력의 트레이드오프를 데이터로 봤습니다. 결과 결로는 그 데이터로 설계 포인트를 잡았습니다. 두 도메인을 통합적으로 이해하는 게 고속 인터페이스 설계의 핵심 역량이라고 봅니다. 다만 저는 설계 수준이라, 실제 실리콘에서 신호 무결성을 측정해 검증하거나 그 상관을 분석해 본 경험은 없습니다. 그래서 경계를 통합 관리한 시각을 토대로, 그 설계 역량을 더 키우려 합니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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