이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
수업에서 DFT 아키텍처 설계 과제를 하면서 스캔 체인과 BIST 삽입 범위를 결정했습니다. 커버리지를 100%로 높이면 스캔 셀 오버헤드가 면적과 타이밍에 영향을 줬고, 반대로 너무 낮추면 제조 결함을 놓칠 위험이 있었습니다. 고장 모델별 커버리지 요구치를 정리하고, 면적 오버헤드가 큰 블록부터 BIST 대신 스캔 체인으로 대체하며 트레이드오프를 조율했습니다.
테스트 시간도 중요한 변수였는데, 스캔 체인 길이와 직접 비례해 직렬 연결 방식의 한계를 확인했습니다. DFT 설계는 커버리지·면적·시간 세 축을 스펙 초기부터 함께 제약으로 다뤄야 한다는 결을 배웠습니다.
수업 DFT 과제에서 스캔 체인을 하나로 연결하면 커버리지는 높지만 테스트 시간이 길어지는 상황이 됐습니다. 스캔 체인이 길어지면 직렬로 데이터를 밀어 넣는 시간(Shift 시간)이 함께 늘어나기 때문입니다. 체인을 분할해 병렬로 테스트하면 시간이 줄지만 면적 오버헤드가 늘어나는 트레이드오프를 확인했습니다. 목표 커버리지를 먼저 정하고, 그 안에서 체인 분할 수를 조정하는 방식으로 균형을 찾았습니다.
테스트 아키텍처는 스펙 조건을 먼저 확인하고 설계 방향을 잡아야 시행착오가 줄어듭니다. DFT 아키텍처 결정은 커버리지 수치보다 허용 테스트 시간과 면적 예산을 먼저 알아야 합니다. 이 경험에서 DFT 설계의 출발점은 목표 수치보다 제약 조건을 먼저 명확히 하는 것임을 배웠습니다.
학부 수업에서 스캔 체인 기반 DFT만으로 설계를 분석했는데, 메모리 블록에서 커버리지가 낮게 나왔습니다. 스캔 체인은 조합 논리와 플립플롭 기반 순차 논리에는 효과적이지만, 메모리 어레이 내부 결함은 일반 ATPG 패턴으로 탐지하기 어려운 구조였습니다.
BIST(내장 자가 검사)를 메모리에 별도 추가해야 하는 이유가 거기에 있었습니다. 스캔 체인 DFT가 모든 결함을 커버하지 못한다는 걸 직접 확인한 셈이었습니다. 한 가지 DFT 기법이 전체를 커버하지 않는 경우가 있다는 점을 알았습니다. DFT 아키텍처는 블록 유형에 따라 검사 방법을 달리 조합해야 합니다. 이 경험에서 DFT 설계 시 어떤 블록 유형이 포함됐는지를 먼저 파악하는 것이 아키텍처 완성도를 결정한다는 걸 배웠습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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