이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
수업에서 SoC 아키텍처 설계 과제를 하면서 메모리 계층 구조가 성능 예측에 얼마나 중요한지 처음 체감했습니다. L1 캐시에서 외부 DRAM까지 레이턴시 차이가 수십 배에 달하기 때문에, 어떤 데이터를 어느 계층에 두느냐에 따라 처리량이 크게 달라졌습니다.
캐시 미스율을 줄이기 위해 데이터 접근 패턴을 분석하고 배치 순서를 바꿔봤는데, 처리량이 약 20% 향상되는 결과를 확인했습니다. 전력 측면에서도 DRAM 접근 횟수를 줄이는 것이 누설 전력 절감보다 훨씬 효과가 컸고, 이를 통해 계층 설계가 성능과 전력 모두에 영향을 준다는 것을 알게 됐습니다.
메모리 계층 이해 없이는 성능 예측 자체가 불가능하다는 결을 얻었습니다.
메모리 계층 구조에서 본인 사례로 닫은 건 캐시 미스율이 성능에 직접 연결된다는 것을 수치로 확인한 경험이었습니다. SoC 과제에서 동일한 알고리즘을 다른 데이터 접근 순서로 구현했을 때 성능 차이가 났습니다.
프로파일링 결과 L1 캐시 미스율 차이가 원인이었습니다. 데이터 접근 순서를 캐시 라인에 맞게 재배치했더니 미스율이 줄고 실행 시간이 줄었습니다. 메모리 계층 구조를 의식한 코딩이 성능에 영향을 준다는 것을 수치로 확인한 경험이었습니다.
이후에는 알고리즘 성능 분석에서 연산 복잡도만이 아니라 데이터 접근 패턴이 캐시에 친화적인지를 함께 보는 방식이 생겼습니다.
메모리 계층 구조에서 한계 결로 이어진 건 캐시를 최적화하면 다른 지표에 영향이 생기는 트레이드오프를 경험한 케이스였습니다. 캐시 크기를 늘리면 미스율이 줄어들지만 면적과 레이턴시가 늘어난다는 것을 수업에서 배웠습니다.
과제에서 캐시 파라미터를 바꿔가며 성능과 면적 트레이드오프를 확인했는데, 어느 크기가 최적인지는 워크로드에 따라 달랐습니다. 메모리 계층 구조 설계에서 최적 파라미터는 단일 정답이 없고 대상 워크로드에 따라 달라진다는 결이 생겼습니다.
계층 구조 이해는 어떤 워크로드에서 어떤 파라미터가 더 중요한지를 판단하는 기반이 된다는 관점이 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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