이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
레이아웃 실습에서 DRC를 통과했는데 LVS에서 오류가 난 경우를 경험했습니다. DRC는 기하 규칙만 확인하고 LVS는 회로 연결 일치를 확인하기 때문에 순서가 의미 있다는 걸 알았습니다. 그 이후로는 DRC → LVS → ERC 순서로 단계별 클린을 목표로 잡습니다. 각 단계 오류는 다음 단계로 넘어가기 전에 해소합니다. DFM은 마지막에 수율 영향이 큰 항목부터 처리하는데, critical area가 큰 레이어를 우선합니다. 실습 프로젝트에서 이 순서를 지킨 레이아웃이 테이프아웃 전 검증에서 추가 수정 없이 통과했습니다. 검증 단계를 건너뛰면 나중에 더 큰 수정이 생긴다는 걸 그때 확인했습니다. 지금도 물리 검증은 단계 순서를 지킵니다.
물리 검증에서 DRC를 통과해도 EMIR 분석에서 전류 밀도 위반이 나오는 경우가 있다는 것을 배웠습니다. DRC는 기하 규칙만 확인하기 때문에, 배선 폭이 DRC 최소 폭을 만족해도 실제 전류가 집중되면 전기이동 한계를 초과할 수 있습니다. EMIR 분석은 시뮬레이션 전류 분포를 입력으로 받아 핫스팟을 찾는 과정이라, DRC와는 완전히 다른 관점의 검증입니다.
두 검증이 독립적으로 작동하기 때문에 DRC 클린이 곧 EMIR 클린을 보장하지 않습니다. 이 관계를 이해하면 레이아웃 단계에서 전류 경로를 의식하는 방식으로 배선을 설계하는 습관이 생깁니다. 물리 검증은 각 도구의 관점이 다르다는 것을 알고 써야 완전성이 높아집니다.
레이아웃 실습에서 LVS 오류를 역추적하는 과정이 DRC 수정보다 시간이 더 걸렸습니다. DRC 위반은 위치가 명확하지만, LVS 불일치는 어느 노드에서 넷리스트와 레이아웃이 갈라졌는지를 추적해야 했습니다. LVS 에러 리포트를 분석할 때 불일치 노드부터 시작해 연결 경로를 역으로 따라가며 누락된 비아나 잘못된 레이블을 찾아냈습니다.
LVS 통과는 실제 칩이 설계 의도대로 연결됐다는 증거이기 때문에 테이프아웃 전 체크포인트로 빠지면 안 되는 항목입니다. 이 경험에서 레이아웃을 그릴 때 넷리스트를 옆에 놓고 비교하며 작업하는 습관이 생겼습니다. LVS 오류가 줄면 검증 후 수정 시간이 줄고 일정 여유가 생깁니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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