이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
IP 블록 합성을 포함한 설계 플로우에서의 역할은 학교 수업에서 RTL 코드 작성부터 게이트 레벨 넷리스트 생성까지의 합성 플로우 전 과정을 수행한 것입니다. 타이밍 목표와 면적 제약을 담은 SDC 파일을 작성하고, 합성 도구가 이 제약을 어떻게 맵핑하는지를 리포트로 확인했습니다.
합성 후 타이밍 리포트와 면적 리포트를 분석해 크리티컬 패스와 큰 면적을 차지하는 셀을 파악했습니다. 목표를 달성하지 못한 경우 RTL 구조를 수정하거나 합성 제약을 조정하면서 반복적으로 수렴시키는 과정을 경험했습니다.
이 플로우에서 배운 것은 RTL 코딩 스타일이 합성 결과에 큰 영향을 준다는 점입니다. 조합 로직의 깊이와 구조가 타이밍을 결정하기 때문에, RTL을 작성할 때 합성 결과를 예상하면서 코딩하는 습관이 반복 작업을 줄입니다.
IP 블록 합성에서 본인 사례 결로 이어진 건 합성 제약 조건을 변경하면서 결과가 달라지는 것을 확인한 경험이었습니다. 수업 과제에서 같은 RTL을 다른 타이밍 제약으로 합성했더니 면적과 타이밍 슬랙이 달랐습니다.
더 빠른 클록을 목표로 합성하면 도구가 더 빠른 셀을 선택해서 면적이 늘어나는 경향이 있었습니다. 합성 제약이 결과 넷리스트의 특성을 결정하는 입력이라는 걸 직접 비교하면서 이해했습니다.
합성 도구는 제약을 달성하는 방향으로 최적화하기 때문에 어떤 제약을 주느냐에 따라 결과의 성격이 달라진다는 결이 남아 있습니다.
IP 블록 합성에서 한계를 인정하게 된 건 합성 결과와 실제 PnR 후 결과가 다를 수 있다는 것을 이해한 경험이었습니다. 합성에서 타이밍을 맞췄는데 PnR 이후 배선 지연이 추가되면서 타이밍 위반이 생기는 경우를 수업에서 배웠습니다.
합성 단계에서는 배선 지연을 추정값으로 처리하는데, 실제 배선 후에는 정확한 지연이 계산된다는 구조를 이해했습니다. 합성 결과는 PnR 이후 결과의 출발점이지 최종 결과가 아니다라는 결이 생겼습니다.
합성 단계에서 타이밍을 너무 빡빡하게 맞추면 PnR 이후 배선 지연을 수용할 여유가 줄어든다는 관점이 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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