이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
메모리 설계 경험은 학교 디지털 설계 수업에서 6T SRAM 비트셀 구조를 직접 설계하고 읽기·쓰기 동작을 검증한 것이 가장 가깝습니다. 비트셀의 안정성은 셀 비율(cell ratio)과 풀업 비율(pull-up ratio)에 의해 결정되며, 이 두 파라미터의 균형이 읽기 교란과 쓰기 실패를 방지합니다.
시뮬레이션에서 워드라인 타이밍과 비트라인 프리차지 조건을 조정하면서, 읽기 및 쓰기 동작 윈도우를 최대화하는 방법을 배웠습니다. 설계 규칙을 지키면서도 면적을 줄이는 방향으로 최적화하는 것이 실제 설계에서 항상 등장하는 트레이드오프입니다.
이 경험이 직무에 기여하는 방식은 메모리 셀 동작의 물리적 메커니즘을 이해하는 것입니다. 신호 타이밍 마진이 왜 중요한지, 그리고 공정 변동이 메모리 수율에 어떻게 영향을 주는지를 설계 관점에서 파악하고 있습니다.
메모리 설계에서 본인 사례 결로 이어진 건 6T SRAM 설계 후 읽기 방해(read disturbance) 문제를 분석한 경험이었습니다. 비트셀을 처음 설계했을 때 워드라인이 활성화되면 저장 노드 전압이 흔들리는 현상이 시뮬레이션에서 확인됐습니다.
읽기 동작에서 트랜지스터 사이즈 비율이 읽기 방해를 결정한다는 걸 분석하면서 이해했습니다. 풀다운 NMOS 대비 액세스 NMOS 사이즈를 조정해서 읽기 안정성이 개선되는 것을 시뮬레이션으로 확인했습니다.
메모리 비트셀 설계는 트랜지스터 사이즈 비율이 읽기·쓰기 마진을 동시에 결정하는 트레이드오프라는 구조를 이해하게 된 경험이었습니다. 단순한 논리 회로와 다르게 아날로그적 특성이 설계에 직접 영향을 준다는 결이 남아 있습니다.
메모리 설계에서 한계를 인정하게 된 건 6T SRAM 설계 수준과 실제 산업에서 사용되는 메모리 설계 수준의 간극을 의식한 이후였습니다. 수업에서 기본 비트셀 구조와 동작 원리를 이해했는데, 실제 메모리 IP는 수백만 개의 비트셀, 계층적 비트라인 구조, 어드레스 디코더, 센스 앰프 최적화 등이 포함된다는 걸 알게 됐습니다.
수업에서 배운 내용이 기초 원리를 이해하는 데는 충분했지만, 대용량 메모리 설계의 수율, 타이밍, 전력 최적화는 전문 경험이 필요한 영역이라는 걸 인식하게 됐습니다.
메모리 설계를 한다고 말하려면 비트셀 원리를 아는 것과 메모리 시스템 전체를 설계하는 것 사이의 간극이 크다는 걸 솔직하게 인식하고 있습니다. 기초에서 실무로 이어지는 경로를 현장에서 배워야 한다는 결이 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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