이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
Arm 아키텍처와 메모리 서브시스템 설계에 대한 이해는 학교 임베디드 시스템 수업에서 Cortex-M 기반 시스템을 구현하면서 AMBA 버스 프로토콜을 처음 접한 것이 기반입니다. AHB·APB의 차이와 각 버스가 어떤 용도에 사용되는지를 이해했습니다.
고성능 Arm SoC에서는 AXI와 ACE 기반의 캐시 일관 인터커넥트가 핵심입니다. 멀티코어 환경에서 각 코어의 L1/L2 캐시가 일관된 데이터를 유지하려면, 스누프 요청을 통해 캐시 상태를 동기화하는 메커니즘이 필요하고 이것이 메모리 서브시스템 설계의 복잡도를 높입니다.
이 분야에서 더 깊게 기여하고 싶은 방향은 캐시 일관성 프로토콜과 메모리 대역폭 최적화입니다. 멀티코어 확장 시 일관성 트래픽이 대역폭에 미치는 영향을 분석하고 최적화하는 능력이 Arm 기반 SoC 설계에서 중요한 역량이라고 생각합니다.
Arm 아키텍처에서 본인 사례 결로 이어진 건 Cortex-M 시스템에서 인터럽트 처리를 구현하면서 NVIC 동작을 이해한 경험이었습니다. 임베디드 수업 과제에서 타이머 인터럽트를 설정했는데 처음에 핸들러가 호출되지 않는 문제가 생겼습니다.
NVIC 설정에서 인터럽트 활성화와 우선순위 설정이 누락됐다는 걸 확인했습니다. NVIC가 인터럽트 요청을 받아서 CPU로 전달하는 구조를 실제 코드에서 확인하고 나서 Arm의 예외 처리 모델이 더 구체적으로 이해됐습니다.
아키텍처 문서를 읽는 것과 실제 문제를 해결하면서 이해하는 것은 다른 수준의 이해를 준다는 결이 그 경험에서 생겼습니다.
Arm 아키텍처에서 한계를 인정하게 된 건 메모리 서브시스템 설계에서 캐시 코히런시 동작을 이해하기 어려웠던 경험이었습니다. 수업에서 Arm의 캐시 아키텍처를 배웠는데, 멀티코어 환경에서 캐시 코히런시가 어떻게 보장되는지는 이론으로만 이해한 수준입니다.
Cortex-M 시스템에서 직접 경험한 것은 단일 코어 환경이어서 코히런시 문제를 실제로 다뤄본 적이 없습니다. 단일 코어와 멀티코어 메모리 시스템은 이해해야 하는 개념의 범위가 다르다는 걸 인식하고 있습니다.
현장에서 멀티코어 시스템을 다루게 되면 추가로 쌓아야 할 부분이 있다는 한계가 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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