이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
학부 디지털 IC 설계 수업에서 PrimeTime으로 타이밍 제약을 검증하는 실습을 했습니다. SDC 파일에서 클럭 정의가 잘못되면 타이밍 분석 전체가 틀려진다는 걸 처음 실수를 통해 배웠습니다. create_clock 명령어로 클럭 특성을 정의하고, 입출력 포트 제약을 통해 외부 인터페이스 타이밍을 설정하는 방식을 익혔습니다. 멀티사이클 경로와 거짓 경로 예외 설정이 잘못되면 타이밍 위반이 보고되지 않아 실제 동작 오류로 이어진다는 것도 배웠습니다. CDC(클럭 도메인 교차) 경로는 STA만으로 검증하기 어렵고 CDC 전용 도구가 필요하다는 구분도 그때 알았습니다. 이후 저는 타이밍 분석 전에 SDC 완전성 검토를 먼저 하는 습관이 생겼습니다. 제약 정의가 분석 결과의 신뢰도를 결정한다는 걸 그 경험에서 알았습니다.
EDA 타이밍 검증에서 원인을 좇은 경험은 PrimeTime에서 타이밍 위반이 나왔는데 SDC 문제인지 설계 문제인지를 구분해야 했던 케이스였습니다. 타이밍 보고서에서 홀드 위반이 표시됐는데, 처음에는 설계 로직에 문제가 있다고 생각했습니다.
SDC 파일을 확인하니 멀티사이클 경로 예외 설정이 잘못된 게 원인이었습니다. 설계 자체는 맞았는데 제약 파일이 잘못 기술된 경우였습니다. 타이밍 위반을 보면 설계 문제와 제약 문제를 분리해서 확인하는 것이 진단의 시작이라는 결이 생겼습니다.
이후에는 타이밍 위반이 생기면 먼저 관련 SDC 제약을 확인하는 방식을 루틴으로 추가했습니다. 제약이 맞는지 확인하지 않으면 설계 수정에 시간을 잘못 쓰는 경우가 생깁니다.
EDA 타이밍 검증에서 재발 방지로 이어진 경험은 같은 SDC 오류를 프로젝트 마다 반복했다는 걸 의식한 이후였습니다. 클럭 정의 순서가 잘못되거나 경로 예외가 누락되는 패턴이 반복됐습니다.
이후에는 SDC 파일을 작성할 때 체크리스트를 만들어두는 방식을 추가했습니다. 클럭 정의, 입출력 제약, 멀티사이클 경로, 폴스 패스를 순서대로 확인하는 목록이었습니다. 체크리스트가 생기고 나서 같은 실수가 줄었습니다.
SDC는 한 번 잘 작성한 것을 패턴으로 저장해두면 다음에 재사용할 수 있다는 결이 생겼습니다. 반복되는 오류는 기억에 의존하는 게 아니라 구조화된 확인 방식으로 방지하는 것이라는 관점이 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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