이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
RTL 설계 실습에서 combinational loop가 있는 코드를 작성했다가 시뮬레이션은 통과했지만 합성에서 오류가 났습니다. 시뮬레이터가 합성 불가 구조를 허용한다는 걸 그때 알았습니다. 그 이후로는 코드를 작성하면서 합성 가능 서브셋 관례를 의식적으로 지킵니다. always 블록의 감도 리스트는 always_ff와 always_comb로 명시적으로 구분하고, 래치가 의도치 않게 생기지 않도록 default 분기를 빠뜨리지 않습니다. 타이밍 클린은 크리티컬 패스를 파이프라이닝으로 분리해서 맞춥니다.
4단계 파이프라인으로 재설계한 뒤 타이밍 위반이 없어졌습니다. 지금도 RTL 작성은 합성 관례를 코드 단계에서 지킵니다.
Verilog 코딩에서 본인 사례로 닫은 건 blocking/non-blocking 혼용에서 시뮬레이션과 합성 결과가 달랐던 경험이었습니다. sequential 블록에서 blocking assignment를 쓰면 시뮬레이션에서는 의도한 것처럼 동작하는데 합성 결과에서 다른 회로가 나오는 경우를 경험했습니다.
이유를 찾아보니 blocking/non-blocking의 평가 순서 차이가 합성 툴과 시뮬레이터가 다르게 해석하는 원인이었습니다. 이후에는 combinational 블록에 blocking, sequential 블록에 non-blocking을 구분해서 쓰는 규칙을 지키는 것이 코딩 스타일로 자리 잡았습니다.
시뮬레이션이 통과해도 코딩 규칙이 맞지 않으면 합성 결과를 신뢰하기 어렵다는 결이 남아 있습니다. RTL 코드는 하드웨어 기술이라는 걸 항상 의식해야 한다는 관점이 생겼습니다.
Verilog RTL에서 측정 가능한 결과가 남은 건 카운터 설계에서 타이밍 보고서를 처음 확인한 경험이었습니다. 기능 시뮬레이션은 통과했는데 합성 후 타이밍 보고서에서 임계 경로가 클럭 주기를 넘는 게 확인됐습니다.
로직 경로를 추적해서 단일 단계에 너무 많은 연산이 몰려 있는 부분을 찾았고, 파이프라인 레지스터를 하나 추가해서 경로를 나눴습니다. 수정 후 타이밍 보고서에서 최대 주파수가 목표를 달성하는 것을 확인했습니다.
기능 시뮬레이션 통과와 타이밍 요구사항 만족은 서로 독립적인 검증 항목이라는 결이 그 경험에서 생겼습니다. RTL 설계는 동작하는 것과 요구된 속도로 동작하는 것을 함께 확인해야 완결된다는 관점이 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
이 페이지의 질문·답변·꼬리질문은 유사 직군 채용 시장의 공개된 면접 후기·커뮤니티 게시물을 분석해 구성한 학습 자료입니다. 특정 회사가 실제로 이 질문을 출제했다는 것을 보장하지 않으며, 모든 예시는 우문현답이 직접 작성한 창작물입니다. 해당 회사의 공식 입장과는 무관합니다. 회사 측의 정정 요청이 있을 경우 24시간 이내에 응답·수정합니다.