이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
수업에서 DFM 체크리스트를 처음 적용해보며 제조 가능성과 신뢰성이 설계 단계에서 함께 다뤄져야 한다는 것을 배웠습니다. 금속 배선 간격이 공정 룰 최솟값에 바짝 붙어 있으면 전자 이동(electromigration) 위험이 높아지는데, 처음에는 타이밍만 보느라 이 부분을 놓쳤습니다. 이후 DRC/ERC 리포트를 합성 직후부터 확인하는 습관을 들여 설계 후반에 수정 범위가 커지는 것을 막았습니다. 또한 온도·전압 코너 조합으로 신뢰성 시뮬레이션을 돌려 취약한 경로를 미리 파악했습니다. 신뢰성 문제는 배선 단계보다 설계 초기 제약 정의 시점에 다루는 것이 수정 비용을 낮춘다는 결을 배웠습니다.
수업 과제에서 DFM 체크리스트를 처음으로 직접 적용해보는 경험을 했습니다. 합성 후 레이아웃 단계에서 특정 배선 층의 폭이 공정 룰 최솟값에 맞춰져 있었는데, EM 전류 밀도 기준으로 계산해보니 해당 배선이 동작 전류를 충분히 감당하지 못하는 구간이 있었습니다. 처음에는 타이밍과 면적 최소화에만 집중하다가 EM 규칙을 놓친 것이었습니다. 배선 폭을 조정하고 나서 DRC 재확인까지 했을 때, 수정이 배선 혼잡도에도 영향을 주어 예상치 못한 재라우팅이 필요했습니다.
신뢰성 제약을 설계 초기에 반영하지 않으면 레이아웃 단계에서 수정 범위가 커진다는 것을 그 경험에서 직접 체감했습니다. ESD 제약이나 NBTI 영향은 시뮬레이션으로 확인까지는 못 했지만, 어느 단계에서 어떤 체크가 필요한지 순서를 파악하게 됐습니다.
신뢰성 설계에서 측정 가능한 결과로 닫는다는 것의 의미를 제가 배운 자리는 어떤 수정이 통과·실패 여부에 실제로 영향을 미쳤는지를 확인하는 방식이었습니다. 수업에서 온도·전압 코너 조합 시뮬레이션을 돌린 결과, 기준 온도에서는 통과하던 회로가 고온 코너에서 타이밍 마진이 음수로 바뀌는 구간을 찾았습니다. 수정 전후로 같은 코너에서 슬랙 값을 비교해서 어느 수정이 얼마나 마진을 회복시켰는지를 수치로 확인하는 방식이 실질적인 개선 여부를 판단하는 근거가 됐습니다.
`DRC 에러 0건`은 신뢰성 통과를 뜻하지 않는다는 것도 이때 배웠습니다. DRC는 공정 규칙을 검사하는 것이고, EM·ESD 같은 신뢰성 기준은 전류·전압 시뮬레이션 결과로 따로 확인해야 한다는 점이 처음에는 구분이 잘 안 됐습니다. 수치가 있는 결과로 닫는 것이 설계 검증의 기본이라는 것을 그 과제에서 배웠습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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