이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
SoC 설계 수업에서 성능 최적화 과제를 받았을 때 처음에는 전체 클록을 높이는 방향으로 접근했습니다. 클록을 높이면 전력이 급증하고 타이밍 위반도 생겨 결과적으로 성능 목표를 맞추지 못했습니다. 프로파일링을 실행했더니 전체 실행 시간의 60%를 특정 메모리 인터페이스가 차지하고 있었습니다.
메모리 접근 패턴을 분석해 캐시 미스가 많은 구간을 찾고 프리페치 로직을 추가했습니다. 전체 클록은 그대로 유지하면서 유효 대역폭이 늘어 성능 목표를 달성했습니다. 최적화는 전체를 건드리는 것보다 병목 하나를 정확히 찾아 아키텍처 수준에서 개선하는 게 효과적이라는 걸 그때 배웠습니다. 지금도 성능 최적화는 프로파일링부터 시작합니다.
SoC 성능 최적화에서 본인 사례로 닫은 건 병목 구간을 찾아 해당 블록만 개선하는 방향으로 전환한 경험이었습니다. 전체 클록을 높이는 접근이 임계 경로 문제로 막혔고, 어느 경로가 임계 경로인지를 STA 리포트에서 확인했습니다.
임계 경로에 있는 블록의 로직 구조를 분석하니 조합 로직이 길게 연결된 부분이 있었습니다. 해당 부분에 파이프라인 레지스터를 추가해서 경로를 나누는 방식으로 타이밍을 맞췄습니다. 성능 최적화의 방향은 전체가 아니라 실제 병목 구간을 찾아서 집중하는 것이라는 결이 그 경험에서 생겼습니다.
이후에는 성능 문제를 보면 먼저 어디가 실제 제약인지를 확인하는 방식이 자리 잡았습니다.
SoC 성능 최적화에서 측정 결과로 닫은 건 개선 전후 주파수와 면적 수치를 비교한 경험이었습니다. 파이프라인 레지스터를 추가해서 임계 경로를 해결한 뒤 합성 결과의 최대 동작 주파수를 확인했습니다.
목표 주파수를 충족하는 결과가 나왔고, 파이프라인 레지스터 추가로 인한 면적 증가도 함께 확인했습니다. 주파수를 개선했지만 면적이 늘어난 트레이드오프를 수치로 볼 수 있었습니다. 최적화는 하나의 지표가 아닌 관련 지표들 간의 트레이드오프를 함께 확인해야 한다는 결이 생겼습니다.
이후에는 최적화 결과를 평가할 때 목표 지표 외에 부수적으로 바뀌는 것들을 함께 측정하는 방식이 자리 잡았습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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