이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
타이밍 제약 조건을 개발할 때의 접근 방식은 계층 구조에 맞게 상위 레벨부터 아래로 내려가며 제약을 정의하는 것입니다. SoC 레벨에서 클럭과 입출력 타이밍을 먼저 정의하고, 블록 레벨 SDC는 상위 인터페이스에서 도출한 요구사항을 구체화하는 방식으로 작성합니다.
제약 배포 과정에서 set_input_delay와 set_output_delay의 기준은 명확한 것이 중요합니다. 어떤 클럭 기준으로 입출력 타이밍을 정의하는지가 블록 간 인터페이스 분석의 기준이 되고, 이 기준이 블록마다 다르면 통합 STA에서 불일치가 발생합니다.
제약을 유지보수하기 쉽게 만드는 방법은 파라미터화된 변수를 사용하는 것입니다. 클럭 주기를 변수로 선언하면 주파수 변경 시 단 한 곳만 수정해도 모든 관련 제약이 자동으로 업데이트되고, 오류 가능성이 줄어듭니다.
학부 SoC 통합 프로젝트에서 두 블록의 SDC를 합쳐 STA를 돌렸을 때 인터페이스 경로에서 셋업 위반이 예상보다 많이 나왔습니다. 각 블록 단독 STA에서는 클린이었는데 통합하니 불일치가 생겼습니다. 입출력 타이밍 기준 클럭을 확인하니 두 블록이 서로 다른 클럭 엣지를 기준으로 delay를 정의해 마진 계산이 어긋났습니다. 공통 클럭 기준을 정하고 두 SDC를 수정했더니 위반이 사라졌습니다.
이 경험 이후 통합 STA 전에 블록 간 인터페이스 클럭 기준을 통일하는 검토를 먼저 합니다. 통합은 단순 합치기가 아니라 제약 기준 맞추기임을 그때 배웠습니다. 블록이 각자 클린이라도 기준이 다르면 통합에서 터집니다.
캡스톤 프로젝트에서 SDC에 예외 경로 정의를 빠뜨린 채 STA를 돌렸습니다. 셋업은 통과했는데 홀드 위반이 여러 경로에서 뒤늦게 발견됐습니다. 클럭 도메인을 넘나드는 경로에 set_false_path나 set_multicycle_path를 지정하지 않은 것이 원인이었습니다.
경로별 도메인 관계를 정리한 표를 만들고 예외 처리 필요 여부를 하나씩 확인했습니다. 16개 경로를 검토해 7개에 예외 정의를 추가했고, 홀드 위반 건수가 0으로 줄었습니다. 예외 경로는 처음 SDC를 짤 때 잘 안 보이지만, 누락되면 홀드 위반으로 마지막에 터집니다. 이 경험 이후 SDC 작성 마지막에 예외 경로 목록을 별도로 검토하는 단계를 추가합니다.
클럭 도메인 분석 없이 SDC를 완성했다고 볼 수는 없습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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