이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
테스트벤치를 처음부터 설계한 경험은 학교 수업에서 SystemVerilog UVM을 활용해 간단한 FIFO 컨트롤러 검증 환경을 구축한 것입니다. 기능 요구사항을 먼저 정리하고, 어떤 동작을 검증해야 하는지를 시나리오로 먼저 작성한 뒤 구현했습니다.
테스트벤치 구조는 드라이버·모니터·스코어보드로 분리했습니다. 드라이버가 DUT에 자극을 주고, 모니터가 출력을 수집하며, 스코어보드가 기대값과 비교합니다. 각 컴포넌트를 독립적으로 개발하면 한 부분에 문제가 생겼을 때 다른 부분에 영향 없이 수정할 수 있습니다.
테스트벤치 설계에서 배운 것은 검증은 DUT가 완성된 후에 시작하는 것이 아니라, 설계와 동시에 진행해야 한다는 점입니다. 스펙을 작성하는 시점에 테스트 케이스를 함께 정의하면, 설계자가 간과한 엣지 케이스를 검증 단계 초기에 발견할 수 있습니다.
테스트벤치 설계에서 본인 행동 결로 이어진 건 커버리지 목표를 정하고 그에 맞게 시나리오를 추가한 경험이었습니다. UVM 테스트벤치를 만든 뒤 기본 시나리오만으로는 커버리지가 낮았습니다. 어떤 기능이 아직 검증되지 않았는지를 커버리지 리포트에서 확인했습니다.
미커버 항목을 보고 의도적으로 해당 경로를 실행하는 시퀀스를 추가했습니다. 시나리오를 추가하는 것이 커버리지를 높이는 방향으로 이뤄질 때 테스트가 체계적으로 커진다는 결이 생겼습니다.
이후에는 테스트벤치를 만들 때 먼저 어떤 상태와 경로를 커버해야 하는지 목록을 만들고 시나리오를 구성하는 방식을 씁니다.
테스트벤치 설계에서 결과 결로 이어진 건 버그가 테스트벤치에서 발견됐을 때 어떤 결인지를 의식한 경험이었습니다. FIFO 컨트롤러 검증 중 특정 write-read 순서에서 읽기 데이터가 잘못 나오는 케이스를 발견했습니다.
버그가 합성 이전 시뮬레이션 단계에서 발견됐다는 것이 중요했습니다. 테스트벤치가 실제 문제를 찾아냈다는 것이 테스트벤치 설계의 결과입니다. 테스트벤치의 결과는 통과율이 아니라 숨어 있던 버그를 드러냈는가라는 관점이 생겼습니다.
버그를 찾지 못하는 테스트벤치는 통과율이 100%여도 검증이 완료된 것이 아니라는 결이 남아 있습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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