이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
장치 성능과 수율에 영향을 미치는 제작 감도에 대한 공부는 공정 파라미터의 변동이 소자 특성 분포에 어떤 영향을 주는지 분석하는 과정에서 이루어졌습니다. MOSFET에서 게이트 길이·산화막 두께·도핑 농도의 미세한 변동이 문턱 전압(Vth)과 전류 특성에 어떻게 전달되는지 시뮬레이션 기반으로 분석한 과제를 수행했습니다.
몬테카를로 시뮬레이션을 활용해 공정 변동이 회로 성능 분포에 미치는 영향을 정량화하는 방법을 익혔습니다. 제작 감도가 높은 파라미터를 파악하면 공정 관리 기준과 검사 주기를 어디에 집중해야 할지 결정하는 데 도움이 되고, 설계 단계에서 공정 여유(Margin)를 얼마나 줄지 결정하는 근거가 됩니다. 이 분석 능력을 실제 데이터로 검증해보고 싶습니다.
공정 변동 시뮬레이션에서 어디서 막혔는지를 솔직하게 말씀드릴 수 있습니다. 몬테카를로 시뮬레이션으로 Vth 분포를 분석했는데, 레이아웃 근접 효과(proximity effect)나 디자인 룰 영향을 모델에 반영하지 못했습니다. 이론 시뮬레이션과 실제 웨이퍼 측정 데이터를 비교할 수 없어서 시뮬레이션이 얼마나 정확한지 검증하지 못한 채 마무리됐습니다. 이 경험에서 시뮬레이션 정확도는 모델이 무엇을 생략하는지에 달렸다는 것을 이해했습니다. 생략된 것이 무엇인지 명확하게 알고 있어야 결과의 한계를 올바르게 설명할 수 있다는 것도 배웠습니다.
결과가 나왔어도 한계가 어디인지 모르는 분석은 신뢰하기 어렵다는 것을 이해했습니다.
제작 감도 분석 경험을 바탕으로 다음에는 어떻게 이어갈 것인지를 생각하고 있습니다. 시뮬레이션 기반 분석에서 실측 데이터를 비교 검증하지 못한 것이 아쉬운 부분이었습니다. 인턴십에서 실제 웨이퍼 측정 데이터를 접할 수 있다면 공정 변동 분포를 실측으로 확인하고 시뮬레이션 결과와 비교하는 경험을 해보고 싶습니다. Cpk 같은 공정 능력 지수를 실데이터에서 계산해보는 것도 제작 감도를 정량화하는 실제 방법을 이해하는 경험이 될 것이라 생각합니다. 시뮬레이션을 먼저 이해했기 때문에 실데이터를 보게 됐을 때 어떤 의미인지 더 빠르게 해석할 수 있을 것입니다. 이론과 실측 경험이 순서대로 쌓이면 각 단계의 이해가 다음 단계를 빨리 이해하게 해준다고 생각합니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 공정기술 면접관이 던질 가능성이 높은 후속 질문.
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