이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
BEOL 공정 통합은 학부 반도체 공정 수업에서 이론으로 처음 접했고, 나노공정 실험에서 일부를 직접 다뤘습니다. FEOL 이후 금속 배선 단계에서는 비아 형성 → 금속 증착 → CMP 순서가 일관되게 유지돼야 한다는 것을 배웠습니다. 비아 오픈 불량이나 CMP 후 단차 문제가 상위 층 배선에 어떻게 영향을 주는지 단면 분석 자료를 보면서 이해했습니다.
RC 지연과 전류 밀도가 배선 층수와 피치에 따라 달라지는 관계도 이 과정에서 처음 계산해봤습니다. 저항 목표를 맞추려면 금속 선폭과 두께 마진을 공정 능력 내에서 설계해야 하기 때문에, 설계와 공정이 피드백을 주고받아야 한다는 점이 인상적이었습니다.
BEOL 통합이 단순 적층이 아니라 각 층의 마진을 연결하는 작업이라는 걸 이 수업에서 처음 실감했습니다.
BEOL 실험에서 CMP 후 단차 측정값이 목표보다 높게 나왔을 때, 처음에는 슬러리 농도를 조절하는 방향으로만 접근했습니다. 지도교수님께 물어보니 패턴 밀도 분포가 고르지 않아 한쪽에만 연마가 집중되는 현상일 수 있다고 했고, 덤벨 패턴 테스트를 추가로 진행하라는 조언을 받았습니다. 실제로 패턴 분포를 확인하자 한쪽 영역에만 단차가 집중된다는 걸 확인할 수 있었습니다.
이 경험에서 CMP 문제는 슬러리 조건만이 아니라 패턴 레이아웃과 연결해 봐야 한다는 것을 배웠습니다. 이후 공정 이상 분석 노트에 패턴 밀도 항목을 추가해 다음 실험에서 같은 확인이 빠르게 되도록 정리했습니다. CMP 관련 분석에서 패턴 분포 확인이 첫 번째 단계가 됐습니다.
BEOL 수업에서 금속 배선 피치가 좁아질수록 RC 지연이 급격히 커진다는 계산을 처음 해봤을 때, 면저항 값 하나를 낮추면 된다고 생각했습니다. 실제로는 층간 절연막 두께와 배선 피치의 조합에 따라 기생 캐패시턴스가 결정되기 때문에, 금속 저항만 줄이면 C가 커져 전체 RC가 오히려 늘어나는 경우가 있다는 걸 배웠습니다. 이후 배선 단면 설계 시 R과 C를 동시에 계산하고, 전류 밀도 한계 내에서 선폭을 잡는 것이 BEOL 통합 설계의 핵심이라는 것을 이해했습니다.
이 논리가 시뮬레이션 결과를 해석할 때 기반이 됐고, 단면 분석 자료를 볼 때 저항과 캐패시턴스 두 가지를 동시에 보는 습관이 생겼습니다. 지금은 BEOL 문제를 볼 때 R·C·전류밀도 세 변수를 함께 잡는 틀로 접근합니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 공정기술 면접관이 던질 가능성이 높은 후속 질문.
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