이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
GAA 기술에서 이웃 패턴 밀도에 따른 성능 변동성 문제는 nanosheet FET 관련 문헌과 수업에서 처음 접했습니다. 패턴 밀도가 달라지면 CMP 단차와 에칭 로딩 효과가 달라져 같은 공정 조건에서도 트랜지스터 성능이 위치에 따라 변하는 패턴이 생깁니다.
밀집 패턴과 고립 패턴이 섞인 영역에서는 에칭 속도 차이로 nanosheet 두께 균일성이 깨지는 사례를 논문에서 봤습니다. 이를 완화하기 위해 더미 패턴(dummy fill)을 삽입해 밀도를 균일화하는 방식이 쓰이며, 더미 위치와 간격 설계가 실 소자 특성에도 영향을 줍니다.
GAA로 갈수록 3차원 구조에서 패턴 의존적 편차가 더 예민해지기 때문에 레이아웃 설계 단계부터 공정 편차를 고려하는 DFM 접근이 중요해진다고 이해하고 있습니다.
GAA 공정에서 패턴 밀도 변동 문제를 해결하기 위해 더미 패턴을 삽입하면 새로운 문제가 생긴다는 것을 수업에서 배웠습니다. 더미 패턴을 실 소자와 너무 가깝게 두면 기생 커패시턴스가 늘어나 소자 성능에 영향을 줄 수 있고, 너무 멀리 두면 밀도 균일화 효과가 약해집니다.
OPC(광근접 보정) 적용으로 어느 정도 보상할 수 있지만, 보정 범위를 벗어나는 밀도 편차에는 한계가 있다는 것도 배웠습니다. 이 한계를 이해하면 레이아웃 단계에서 더미 위치를 설계할 때 공정 시뮬레이션 결과를 먼저 확인하는 것이 왜 중요한지를 알 수 있습니다.
TCAD 시뮬레이션으로 예측한 편차와 실리콘 계측값을 비교하는 것이 이 한계를 정량화하는 방법이라는 것도 배웠습니다. 공정 편차는 설계 단계에서 제어할 수 있는 범위를 먼저 파악하는 것에서 시작됩니다.
GAA 패턴 밀도 변동 문제를 예방하기 위해 레이아웃 설계 단계에서 DFM 규칙을 체크하는 절차가 필요하다는 것을 배웠습니다. 패턴 밀도 편차가 칩마다 반복되는 이유는 레이아웃 설계 규칙에 밀도 균일화 기준이 포함되지 않았기 때문인 경우가 많습니다.
밀도 룰 체크(Density Rule Check)를 설계 검증 단계에 포함시키면 반복되는 설계 실수는 체크 항목 하나가 막아줍니다. GAA로 전환될수록 밀도 의존 편차가 더 예민해지기 때문에, DFM 체크 항목도 기존 핀펫보다 세밀하게 설계되는 방향입니다.
이 절차가 없으면 레이아웃 엔지니어가 설계 규칙은 통과해도 공정 편차는 여전히 발생합니다. 재발 방지는 규칙을 이해하는 것에서 끝나지 않고 절차에 체크 포인트를 만드는 것으로 완성됩니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 공정기술 면접관이 던질 가능성이 높은 후속 질문.
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