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계층적 DFT에서 블록 래퍼·TAM 구조 이해로 대형 SoC 테스트 접근성과 스트리밍 패브릭 활용 방향 파악
계층적 DFT는 학부 수업에서 대형 SoC 테스트 아키텍처의 확장성 문제를 다루면서 처음 배웠습니다. 블록 단위로 스캔 체인을 설계하고 이를 상위 레벨에서 통합하는 방식이 계층적 DFT의 핵심으로, 각 블록에 래퍼 셀을 추가해 독립 테스트와 통합 테스트를 모두 지원합니다.
Boundary Scan Style Wrapper를 사용하면 블록 자체를 격리해서 테스트하거나 시스템 내 다른 블록과 상호 테스트하는 두 모드를 전환할 수 있습니다. TAM(Test Access Mechanism)이 스캔 데이터를 블록 사이에 어떻게 라우팅하는지가 테스트 시간과 배선 복잡도를 결정합니다.
스트리밍 패브릭은 TAM을 직렬 스트림 방식으로 구현해 시스템 내 배선 복잡도를 줄이면서 블록별 테스트 제어를 가능하게 합니다. 이 구조를 이해하면 대형 SoC에서 DFT 설계가 어떻게 계층화되는지 파악할 수 있습니다.
이 결의 특징
이 결은 정성적 판단보다 측정 가능한 지표를 먼저 확보하려는 방식에서 나왔습니다. 답변자는 비용, 성능, 면적 같은 요소를 수치로 비교하고, 그 수치 기반 분석이 의사결정을 좌우한다는 것을 직접 확인했습니다. 정량적 근거를 선호하는 습관이 보입니다.
이 결이 통하는 자리
설계의 초기 단계, 특히 기본 방향을 정할 때 이 결이 의미를 갖습니다. 설계 선택이 이후 모든 단계에 파급되기 때문에, 어떤 기준으로 선택할지가 전체 프로젝트 성패에 영향을 줍니다.