Full Chip 설계 경험이 있다면, 그 프로젝트에서 맡았던 역할과 기여한 부분에 대해 말씀해 주세요.

Full Chip 설계에서 제가 직접 한 건, 통합 전에 팀원과 인터페이스 타이밍을 미리 맞추는 간이 검증을 추가한 일입니다. 캡스톤에서 클록 분배 네트워크 블록을 맡았는데, 제 블록만 타이밍을 맞추면 된다고 봤다가 통합 후 정적 타이밍 분석에서 다른 블록의 크리티컬 패스가 제 클록 스큐 때문에 위반되는 걸 봤기 때문입니다. 블록 단위 결과가 칩 전체 타이밍에 영향을 주는 구조를 그때 실감했습니다. 그래서 저는 블록 설계 중에도 상위 설계 문서의 타이밍 예산을 확인하고 제 기여분을 의식하며 작업했고, 통합 전 인접 블록과 인터페이스 타이밍을 미리 맞춰 봤습니다. 측정으로는 그 뒤 통합 후 위반 건수가 줄었습니다. 다만 한계도 짚습니다. 저는 캡스톤의 소규모 Full Chip 수준이라, 실제 대규모 칩에서 면적·전력 예산까지 함께 잡거나 사인오프 단계의 타이밍 클로저를 책임져 본 경험은 없습니다. 그래서 인터페이스 타이밍을 미리 맞춘 경험을 토대로, 그 설계 역량을 더 키우려 합니다.