이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
고속 아날로그 및 혼합 신호 블록 설계에 대한 이해는 학교 전자회로 수업과 VLSI 설계 수업을 통해 쌓았습니다. ADC·DAC 구조와 샘플링 이론, PLL 기본 구성을 이론으로 배웠습니다. 고속 신호를 다룰 때는 기생 성분(기생 커패시턴스, 인덕턴스)이 성능에 영향을 주기 때문에, 레이아웃 단계에서의 물리적 고려가 중요합니다. Cadence 툴을 사용해 간단한 연산 증폭기 회로를 설계하고 시뮬레이션하는 실습도 했습니다. 실제 고속 혼합 신호 블록 설계 경험은 아직 없지만, 기초 아날로그 이론과 시뮬레이션 환경에 대한 이해를 바탕으로 빠르게 습득하겠습니다.
아날로그는 디지털과 달리 파라미터 하나의 변화가 전체 성능에 비선형으로 영향을 준다는 점이 학습을 어렵고 흥미롭게 만드는 요소입니다.
VLSI 수업에서 설계한 연산 증폭기를 시뮬레이션했을 때와 실제 레이아웃 후 시뮬레이션했을 때 결과가 달랐습니다. 이득 특성이 예상보다 3dB 낮게 나왔고, 원인을 찾는 데 하루 이상 걸렸습니다. 기생 커패시턴스가 배선 길이에 따라 추가됐고, 그게 주파수 응답에 영향을 준 것이었습니다. 처음에는 회로 설계만 잘 하면 된다고 생각했는데, 레이아웃 단계에서 생기는 기생 성분이 고속 신호에서는 무시할 수 없다는 걸 그때 배웠습니다. 이후 설계할 때는 레이아웃 기생 성분을 포함한 재시뮬레이션 단계를 별도로 두는 습관이 생겼습니다. 회로 설계와 레이아웃은 분리된 단계가 아니라 서로 피드백을 주고받는 과정이라는 걸 그 경험에서 이해했습니다. 아날로그 설계의 어려움이 바로 그 지점에 있다고 생각합니다.
졸업 프로젝트에서 ADC와 디지털 블록이 같은 칩 위에 있는 구조를 설계하면서, 디지털 클럭 노이즈가 아날로그 측 출력에 간섭을 일으키는 현상을 경험했습니다. 측정 결과에서 주기적인 스파이크가 나타났는데, 처음에는 ADC 자체 문제라고 생각했습니다. 알고 보니 디지털 블록의 스위칭 노이즈가 그라운드를 통해 아날로그 측으로 넘어온 것이었습니다.
아날로그 그라운드와 디지털 그라운드를 분리하는 이유를 교과서에서 읽었지만, 실제로 문제가 생기고 나서야 그 의미를 이해했습니다. 혼합 신호 설계에서 파워 플래닝이 회로 설계만큼 중요하다는 걸 그때 배웠습니다. 지금은 혼합 신호 관련 자료를 볼 때 노이즈 격리 전략을 먼저 확인하는 습관이 생겼습니다. 그 경험이 아날로그와 디지털 경계를 다른 눈으로 보게 해줬습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 공통직무·미지정 면접관이 던질 가능성이 높은 후속 질문.
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