이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
혼합 신호 블록 통합에서 가장 주의할 점은 디지털 스위칭 노이즈가 아날로그 블록에 영향을 미치는 것입니다. 디지털 회로의 고주파 스위칭이 전원선과 기판을 통해 아날로그 회로의 기준 전압이나 신호 레일에 유입되면 ADC·DAC 정밀도나 PLL 지터가 악화됩니다.
통합에서 가장 중요한 레이아웃 전략은 아날로그와 디지털 전원·접지를 분리하는 것입니다. 두 도메인의 전원을 칩 내부에서 분리하고, 공통 기판을 통한 노이즈 경로를 가드 링과 기판 접촉으로 차단하면 커플링을 크게 줄일 수 있습니다.
혼합 신호 설계에서 배운 것은 아날로그와 디지털의 경계를 물리적으로 인식해야 한다는 점입니다. 시뮬레이션에서 두 도메인을 독립적으로 검증해도 실리콘에서 통합 후 문제가 나타나는 이유는 레이아웃 수준의 커플링이 모델에 반영되지 않기 때문입니다.
학부 아날로그-디지털 혼합 신호 설계 수업에서 ADC 블록을 디지털 논리와 같은 칩에 통합하는 실습을 했습니다. 레이아웃 없이 회로만 시뮬레이션했을 때는 ADC 정밀도가 잘 나왔는데, 디지털 클럭이 ADC 공급 전압에 노이즈로 유입되는 것을 시뮬에서 확인했습니다. 전원 라인을 공통 rail로 연결했더니 디지털 스위칭 때마다 ADC 기준 전압이 흔들렸습니다. 전원 도메인을 분리하고 PSRR 시뮬레이션을 추가했더니 노이즈 영향이 줄었습니다.
혼합 신호 설계는 기능 시뮬레이션만으로는 충분하지 않고, 전원 도메인 분리와 커플링 경로 시뮬레이션이 별도로 필요하다는 걸 그때 배웠습니다. 통합 전 노이즈 경로를 시뮬로 먼저 확인하는 것이 레이아웃 후 재작업을 줄입니다.
학부 아날로그 설계 프로젝트에서 혼합 신호 블록 레이아웃을 처음 완성했을 때, 기생 추출 후 시뮬에서 PSRR이 예상보다 10dB 낮게 나왔습니다. 레이아웃에서 아날로그와 디지털 전원 접지를 한 포인트에서 연결한 것이 원인이었습니다. 가드링과 별도 기판 접지를 추가하고 두 도메인의 전원 경로를 분리했더니 PSRR이 목표 범위에 들어왔습니다. 처음부터 분리해서 설계했으면 재작업이 없었을 텐데, 레이아웃에서 전원 경계를 의식하지 않은 것이 문제였습니다. 혼합 신호 통합은 회로 단계에서 전원 분리를 설계하고, 레이아웃에서 그 경계를 지켜야 의미가 있습니다. 두 단계가 함께 맞아야 검증이 됩니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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