이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
ASIC 개발에서 타이밍 클로저를 달성하기 위한 방법론은 설계 단계에 따라 접근 방식이 달라진다는 점이 핵심입니다. 합성 단계에서는 RTL을 최적화하거나 합성 제약을 조정하고, P&R 단계에서는 플로어플래닝과 배치 밀도를 조정하는 방식으로 타이밍에 영향을 줍니다.
P&R 이후 발생하는 위반에는 ECO(Engineering Change Order) 방식을 사용합니다. 전체 재합성 없이 크리티컬 경로의 셀을 교체하거나 버퍼를 삽입하면 타이밍을 국소적으로 개선하면서 런타임을 줄일 수 있습니다.
방법론에서 가장 중요한 원칙은 변경 범위를 단계가 진행될수록 줄이는 것입니다. 초기에는 구조적 변경을 허용하고 후반에는 ECO 레벨로 제한하면, 수정이 다른 경로에 미치는 영향이 점점 작아져 안정적인 수렴으로 이어집니다. 늦은 대형 변경이 수렴을 무너뜨립니다.
학부 ASIC 설계 과제에서 셋업 클로저를 마친 뒤 홀드 위반이 새로 발생했습니다. 셋업을 맞추기 위해 셀 크기를 키운 것이 홀드 마진을 깎은 원인이었습니다. 타이밍 리포트에서 홀드 위반 경로 12개를 추출하고 어느 구간에 집중됐는지 확인했습니다. 해당 구간에만 최소 지연 버퍼를 삽입했고, 셋업 여유가 큰 경로를 우선 선택했습니다. 셋업이 다시 흔들리지 않도록 수정 범위를 좁히는 것이 핵심이었습니다.
홀드와 셋업은 반대 방향으로 민감하기 때문에, 한 쪽을 맞출 때 다른 쪽 리포트를 같이 보는 습관이 생겼습니다. 클로저는 위반 유형별로 순서를 정해야 효율적으로 수렴됩니다.
학부 디지털 설계 실습에서 PVT 코너별로 STA 결과가 다른 것을 처음 접했습니다. Slow 코너에서 셋업 위반이 가장 크고, Fast 코너에서 홀드 위반이 집중되는 패턴을 확인했습니다. Slow-Low-Hot 코너를 최우선으로 클로저하고, 나머지 코너는 순서대로 확인했습니다. ECO를 돌렸더니 한 코너에서 적용한 수정이 다른 코너에서 반대 방향으로 작용하는 케이스가 있었습니다.
코너별로 영향이 다르다는 걸 모르면 수정을 반복해도 수렴이 안 될 수 있습니다. 이 경험에서 타이밍 클로저는 어느 코너를 기준으로 먼저 수렴할지 순서를 정하는 것이 핵심이라는 걸 배웠습니다. 순서 없이 돌리면 코너가 서로를 흔듭니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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