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VLSI 설계 수업에서 SDC 작성 → STA 슬랙 분석 → 크리티컬 패스 분할로 타이밍 위반 수정
SDC 작성과 타이밍 분석은 학부 VLSI 설계 수업에서 클럭 네트워크가 있는 회로를 설계할 때 처음 경험했습니다. 클럭 정의와 인터페이스 딜레이 제약을 SDC로 작성하고, STA 도구가 각 경로의 슬랙을 계산하도록 설정했습니다. 슬랙이 음수인 경로를 찾아 어느 게이트에서 지연이 집중됐는지 분석했고, 크리티컬 패스 분할로 문제를 완화했습니다. 비동기 경로에 false path 설정을 빠뜨리면 존재하지 않는 타이밍 경로도 위반으로 잡히는 경험을 했고, SDC 작성의 범위가 설계 의도를 도구에 전달하는 것이라는 것을 이 과정에서 이해했습니다. 멀티클럭 설계에서는 클럭 도메인 간 교차 경로를 명시적으로 처리하지 않으면 STA 결과 해석이 복잡해지는 것도 직접 겪었습니다.
이 경험이 타이밍 설정을 체계적으로 접근하는 기준이 됐습니다.
이 결의 특징
SDC 작성과 타이밍 분석은 학부 VLSI 설계 수업에서 클럭 네트워크가 있는 회로를 설계할 때 처음 경험했습니다. 클럭 정의와 인터페이스 딜레이 제약을 SDC로 작성하고, STA 도구가 각 경로의 슬랙을 계산하도록 설정했습니다. 슬랙이 음수인 경로를 찾아 어느 게이트에서 지연이 집중됐는지 분석했고, `크리티컬 패스 분할입니다.
이 결이 통하는 자리
VLSI 설계 수업에서 SDC 작성 → STA 슬랙 분석 → 크리티컬 패스 분할로 타이밍 위반 수정습니다.