이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
학부 SoC 설계 수업에서 AMBA 버스 프로토콜을 처음 배웠고, 세 가지 중 AXI4의 5채널 구조가 가장 복잡했습니다. 처음엔 VALID/READY 핸드쉐이크의 타이밍을 이해하는 데 가장 오래 걸렸습니다. 프로젝트에서 직접 AXI master 모듈을 구현하면서, AR/R 채널과 AW/W/B 채널의 독립적인 흐름이 읽기와 쓰기를 병렬로 처리하게 해주는 구조라는 걸 코딩하면서 이해했습니다. APB는 단순 레지스터 접근에 적합하고 AHB는 그 중간이라는 용도 차이도 그때 정리됐습니다.
프로토콜의 전체 구조를 그림으로 그릴 수 있게 됐을 때 구현이 훨씬 쉬워졌습니다. 이후 저는 새로운 버스 프로토콜을 배울 때 핸드쉐이크 메커니즘부터 먼저 파악하는 습관이 생겼습니다.
AMBA 버스를 학습하면서 어떤 인터페이스를 선택하느냐가 성능과 복잡도를 결정한다는 걸 이해했습니다. 수업 프로젝트에서 레지스터 접근에 AXI를 쓰면 오버헤드가 생기고 고성능 데이터 경로에 APB를 쓰면 대역폭이 병목이 된다는 것을 확인했습니다. AXI의 Outstanding 트랜잭션은 읽기·쓰기를 병렬로 처리해 레이턴시를 감추는 구조인데, 이 유연성이 설계 복잡도를 올린다는 트레이드오프도 이해했습니다. 버스 선택은 기능보다 요청 빈도·지연 허용 범위·면적 예산을 함께 고려해야 올바른 결정이 된다는 걸 배웠습니다. 인터페이스 선택이 SoC 전체 성능에 직결된다는 것을 이해한 것이 그때 가장 중요한 배움이었습니다.
AMBA 버스를 직접 구현하면서 검증이 어떻게 달라지는지를 경험했습니다. AXI master를 구현한 뒤 시뮬레이션에서 ARVALID·ARREADY 핸드셰이크가 맞지 않는 케이스를 만났습니다. 정상 읽기 트랜잭션만 테스트했을 때는 통과했지만, slave가 stall하는 케이스를 추가하자 타이밍 오류가 드러났습니다. 프로토콜 검증에서는 정상 경로만 아니라 핸드셰이크 지연·백프레셔 시나리오를 함께 넣어야 실제 인터페이스 오류를 발견할 수 있다는 걸 이해했습니다. 이후 인터페이스 검증을 할 때 비정상 핸드셰이크 시퀀스를 먼저 생각하는 습관이 생겼습니다. 핸드셰이크 프로토콜은 정상 케이스보다 예외 케이스를 먼저 목록으로 만드는 것이 검증 완성도를 높이는 방법이라는 것을 배웠습니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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